CN104267638A - 一种基于时钟管理器和fpga的串行/解串器时钟源 - Google Patents

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Abstract

本发明公开了一种基于时钟管理器和FPGA的串行/解串器时钟源，其工作原理为：FPGA接收背板传输来的主备份时钟信号，由于所采用时钟管理器本身的特点，上电后，FPGA可以输出主备份的时钟信号给第一时钟管理器和第二时钟管理器，第一时钟管理器和第二时钟管理器配置成功后，可以输出同相或不同相位频率的时钟，本发明中FPGA输出8路时钟信号给SerDes，第一时钟管理器和第二时钟管理器输出共8路时钟信号给SerDes，FPGA输出的时钟与两片时钟管理器输出的时钟构成主备份关系，实际工作中可以根据调试结果选择最终的时钟来源，方便设计的灵活性、提高设计的可靠性。

Description

一种基于时钟管理器和FPGA的串行/解串器时钟源
技术领域
本发明涉及一种基于时钟管理器和FPGA的串行/解串器时钟源，应用于使用串行/解串器的遥感相机视频处理器中。
背景技术
随着一些遥感相机获取数据量的急剧增加，相应的数据传输率也不断提高，采用SerDes器件(串行/解串器)实现数据的高速率传输方式成为首选，但SerDes器件对时钟有较高要求，然而目前许多相机考虑到同源时钟的问题，不可避免的会出现时钟的长线传输，目前广泛采用FPGA来为SerDes器件提供时钟源，但是FPGA接收来自背板传输来的时钟有可能不稳定，之后受PCB布线、电磁干扰等各种因素影响，时钟质量有可能下降，再通过FPGA传输给SerDes器件，就有可能出现较高误码率，影响最终的图像质量。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供一种基于时钟管理器和FPGA的串行/解串器时钟源，为SerDes器件提供高稳定、低抖动的时钟，解决目前时钟长线传输给相机系统带来的潜在的问题。
本发明的技术解决方案是：一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：包括FPGA、第一时钟管理器、第二时钟管理器、第一开关组、第二开关组、第一差分信号转单端信号器件以及第二差分信号转单端信号器件；
所述第一开关组和第二开关组均包括N个开关；
外部主份时钟输出的差分时钟信号经第一差分信号转单端信号器件转变为主份单端时钟信号MCLK_Z，外部备份时钟输出的差分时钟信号经第二差分信号转单端信号器件转变为备份单端时钟信号MCLK_B，MCLK_Z和MCLK_B均通过FPGA的全局时钟管脚输出给FPGA；
FPGA一方面对主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行处理，得到同频同相位的时钟信号，并通过FPGA的全局时钟管脚将该时钟信号分别输出给第一时钟管理器和第二时钟管理器，同时FPGA分别向第一时钟管理器和第二时钟管理器输出配置信息；另一方面，FPGA对输入的主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行逻辑处理得到N路同相位同频率或同相位分频后的时钟信号，通过第一开关组中的N个开关向外输出；
第一时钟管理器和第二时钟管理器根据接收的FPGA配置信息及时钟信号共得到N路同相位同频率或同相位分频后的时钟信号，并通过第二开关组中的N个开关向外输出，其中N为串行/解串器的数量；
第一开关组中的一个开关和第二开关组中的一个开关并联连接后与一个串行/解串器连接，用于为该串行/解串器提供FPGA输出的时钟信号或时钟管理器输出的信号，所述时钟管理器为第一时钟管理器或第二时钟管理器。
所述第一时钟管理器和第二时钟管理器均为分频时钟管理器。
所述FPGA输出给第一时钟管理器和第二时钟管理器的时钟信号均包括主份时钟信号和备份时钟信号。
所述FPGA通过SPI协议向第一时钟管理器和第二时钟管理器发送配置信息，完成第一时钟管理器和第二时钟管理器内部寄存器的配置。
所述第一时钟管理器或第二时钟管理器锁相环完成锁定后，向FPGA反馈锁定标识信号，以便FPGA进行后续的数据传输；另外FPGA还向第一时钟管理器和第二时钟管理器发送复位或掉电模式指令，以使第一时钟管理器和第二时钟管理器复位或进入低功耗模式。
本发明与现有技术相比的优点在于：
(1)本发明FPGA接收的时钟采用主备份设计，FPGA输出给时钟管理器(包括第一时钟管理器和第二时钟管理器)的参考时钟也采用主备份设计，同时利用时钟管理器与FPGA分别输出的时钟构成相互的主备份时钟，提高了电路设计的可靠性与灵活性；
(2)本发明中，如果将时钟管理器换成可倍频的其他时钟管理器，那么FPGA接收背板传输来的长线时钟信号就可以降低频率，这样就可以避免高频率时钟信号长线传输带来的负面影响；
(3)本发明中采用时钟管理器与FPGA为多片SerDes器件提供主备份时钟，可以保证时钟精度和多片SerDes器件的相位一致性；
(4)本发明通过使用FPGA的全局时钟管脚传输时钟信号，能够保证信号的质量，并减少信号延迟。
附图说明
图1为本发明时钟源示意图；
图2为本发明时钟管理器与FPGA互联示意图；
图3为本发明SerDes时钟端与时钟管理器以及FPGA的连接示意图。
具体实施方式
由于系统数据高速率传输的要求，同时，为了减小系统大小与外接电缆数量，采用SerDes器件成为一种较好的数据传输方式，由于SerDes器件将并行数据串行化的过程中会对输入时钟进行倍频处理，这样对时钟有非常高的要求，所以通过两片时钟管理器与FPGA提供互为备份的关系的时钟源。
如图1所示为本发明提出的基于时钟管理器和FPGA的SerDes器件时钟源，在本实施例中，该时钟源为8片SerDes(SerDes1、SerDes2、SerDes3、SerDes4、SerDes5、SerDes6、SerDes7、SerDes8)提供时钟信号。
该时钟源包括FPGA、第一时钟管理器、第二时钟管理器、包括8个开关的第一开关组、包括8个开关的第二开关组、第一差分信号转单端信号器件以及第二差分信号转单端信号器件。FPGA时钟源的输入采用主备份设计，外部主份时钟输出的差分时钟信号经第一差分信号转单端信号器件转变为主份单端时钟信号MCLK_Z，外部备份时钟输出的差分时钟信号经第二差分信号转单端信号器件转变为备份单端时钟信号MCLK_B，MCLK_Z和MCLK_B均通过FPGA的全局时钟管脚输出给FPGA，作为系统工作的参考时钟。
一方面，FPGA对输入的主份单端时钟信号或备份单端时钟信号(默认状态下，FPGA以MCLK_Z工作，如果MCLK_Z丢失，则切换到MCLK_B)进行逻辑处理后得到8路同相位同频率的时钟信号，然后将这8路时钟信号经普通输入/输出管脚通过第一开关组中的8个开关给8片SerDes(SerDes1、SerDes2、SerDes3、SerDes4、SerDes5、SerDes6、SerDes7、SerDes8)。
另外一方面，FPGA对主份单端时钟信号或备份单端时钟信号进行处理(默认状态下，FPGA以MCLK_Z工作，如果MCLK_Z丢失，则切换到MCLK_B)，得到同频同相位的主份时钟信号(主份时钟信号1CLK_PRI_1和主份时钟信号2CLK_PRI_2)和备份时钟信号(备份时钟信号1CLK_SEC_1和备份时钟信号2CLK_SEC_2)，并通过FPGA的全局时钟管脚将CLK_PRI_1和CLK_SEC_1输出给第一时钟管理器，将CLK_PRI_2和CLK_SEC_2输出给第二时钟管理器，同时FPGA分别向第一时钟管理器和第二时钟管理器输出配置信息。
如图2所示，为本发明FPGA与其中一个时钟管理器的互联示意图，以第一时钟管理器为例，系统上电后，FPGA通过SPI协议对第一时钟管理器发送配置信息，完成第一时钟管理器内部寄存器的配置，如分频系数、相位延迟、输出电平标准等。之后第一时钟管理器根据配置信息及外部压控晶振完成主备份时钟信号CLK_PRI_1与CLK_SEC_1的选择，并输出4路与CLK_PRI_1或CLK_SEC_1同相位或不同相位、分频或同频的时钟信号，通过第二开关组中的4个开关给4片SerDes(如SerDes1、SerDes2、SerDes3、SerDes4)。第一时钟管理器在接收到FPGA的主备份时钟信号及配置信号后，当第一时钟管理器锁相环完成锁定，则会向FPGA反馈锁定状态标志信号PLL_LOCK同时向SerDes输出时钟信号。FPGA根据状态标识信号PLL_LOCK，以进行数据传输等下一步操作。另外FPGA可以向第一时钟管理器发送复位或掉电模式指令完成第一时钟管理器的复位或使第一时钟管理器进入低功耗模式。第二时钟管理器与FPGA的连接关系及工作原理相同，第二时钟管理器输出4路时钟信号通过第二开关组中的另外4个开关给另外4片SerDes(SerDes5、SerDes6、SerDes7、SerDes8)。
本实施例中采用电阻的方式实现开关的功能，如图3所示为一个简单的连接示意图。具体来说，FPGA的8路输出通过8个电阻R2(8个电阻R2组成第一开关组)与8个SerDes器件连接，第一时钟管理器和第二时钟管理器通过8个电阻R1(8个电阻R1组成第二开关组)与8个SerDes器件连接，为SerDes提供主备份的输入参考时钟。采用电阻的好处是：电阻在PCB布局时采用上下镜像放置，与SerDes连接的一侧采用同一个过孔，这样可以尽可能的减小时钟分叉，并且电阻所占PCB面积非常小。另外，该处电阻相当于短接线，阻值小就可以，这里可以是0欧姆或33欧姆。
实际工作中，通过外部测试设备(如示波器、误码率分析仪等)来验证是FPGA的时钟信号还是时钟管理器的时钟信号更稳定。以示波器为例，目前许多示波器都支持抖动测量，测试的时候将表笔点到SerDes连接的一侧，首先测试FPGA直接提供的时钟总抖动为多少，之后再测量时钟管理器提供的时钟的总抖动时多少，如果均满足SerDes手册中对时钟抖动的要求，则采取其中任意一种方式提供时钟即可。例如，某SerDes器件要求时钟抖动不超过40ps，两种方式所测时钟总抖动低于40ps，则均可，如果只是其中一种满足，则采取符合要求的。
如果采用FPGA为SerDes提供参考时钟，则需要去掉调试电阻R1或者不对时钟管理器进行配置或者也去掉时钟管理器。如果采用时钟管理器为SerDes提供参考时钟，则去掉调试电阻R2且FPGA不再输出相应的参考时钟，所有操作均可根据实际调试过程中时钟信号的质量进行相应的操作。
另外，本发明所选用的时钟管理器(包括第一时钟管理器和第二时钟管理器)具有高性能、低抖动，可冗余接收主备份时钟等特性，通过外部高频压控晶振与FPGA提供的时钟CLK_PRI_1、CLK_SEC_1、CLK_PRI_2、CLK_SEC_2同步，输出不同电平标准、不同频率、不同相位关系的低抖动时钟信号。本实施例所选时钟管理器最多可以输出10路单端时钟信号或5路差分信号，所以两片时钟管理器最多可扩展到20路。
本发明通过使用FPGA的全局时钟管脚传输时钟信号，能够保证信号的质量，并减少信号延迟：
FPGA接收来自背板的主备份时钟信号，选择其中的一路时钟信号作为以FPGA为核心系统的工作主时钟，之后在其内部进行处理后送给时钟管理器与SerDes器件使用。FPGA的全局时钟管脚数量有限，所以，主备份时钟信号MCLK_Z与MCLK_B、时钟管理器接收的时钟信号CLK_PRI_1、CLK_SEC_1、CLK_PRI_2、CLK_SEC_2均通过FPGA的全局时钟管脚输入输出，由于FPGA全局时钟管脚是通过内部专用铜层布线，这样可以保证信号的质量，且使信号延迟较小。而FPGA输出给SerDes的时钟均通过FPGA的普通输入输出管脚输出。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (5)

1.一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：包括FPGA、第一时钟管理器、第二时钟管理器、第一开关组、第二开关组、第一差分信号转单端信号器件以及第二差分信号转单端信号器件；
所述第一开关组和第二开关组均包括N个开关；
外部主份时钟输出的差分时钟信号经第一差分信号转单端信号器件转变为主份单端时钟信号MCLK_Z，外部备份时钟输出的差分时钟信号经第二差分信号转单端信号器件转变为备份单端时钟信号MCLK_B，MCLK_Z和MCLK_B均通过FPGA的全局时钟管脚输出给FPGA；
FPGA一方面对主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行处理，得到同频同相位的时钟信号，并通过FPGA的全局时钟管脚将该时钟信号分别输出给第一时钟管理器和第二时钟管理器，同时FPGA分别向第一时钟管理器和第二时钟管理器输出配置信息；另一方面，FPGA对输入的主份单端时钟信号MCLK_Z或备份单端时钟信号MCLK_B进行逻辑处理得到N路同相位同频率或同相位分频后的时钟信号，通过第一开关组中的N个开关向外输出；
第一时钟管理器和第二时钟管理器根据接收的FPGA配置信息及时钟信号共得到N路同相位同频率或同相位分频后的时钟信号，并通过第二开关组中的N个开关向外输出，其中N为串行/解串器的数量；
第一开关组中的一个开关和第二开关组中的一个开关并联连接后与一个串行/解串器连接，用于为该串行/解串器提供FPGA输出的时钟信号或时钟管理器输出的信号，所述时钟管理器为第一时钟管理器或第二时钟管理器。
2.根据权利要求1所述的一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：所述第一时钟管理器和第二时钟管理器均为分频时钟管理器。
3.根据权利要求1所述的一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：所述FPGA输出给第一时钟管理器和第二时钟管理器的时钟信号均包括主份时钟信号和备份时钟信号。
4.根据权利要求1所述的一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：所述FPGA通过SPI协议向第一时钟管理器和第二时钟管理器发送配置信息，完成第一时钟管理器和第二时钟管理器内部寄存器的配置。
5.根据权利要求1所述的一种基于时钟管理器和FPGA的串行/解串器时钟源，其特征在于：所述第一时钟管理器或第二时钟管理器锁相环完成锁定后，向FPGA反馈锁定标识信号，以便FPGA进行后续的数据传输；另外FPGA还向第一时钟管理器和第二时钟管理器发送复位或掉电模式指令，以使第一时钟管理器和第二时钟管理器复位或进入低功耗模式。
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