CN210270561U - Fpga开发板 - Google Patents

Abstract

本实用新型公开了一种FPGA开发板。该开发板包括：现场可编程门阵列FPGA芯片、移动产业处理器接口MIPI DPHY接收接口模块、MIPI DPHY发送接口模块、联合测试工作组下载电路模块及时钟电路模块。MIPI DPHY接收接口模块与FPGA芯片的第一bank区域连接，MIPI DPHY发送接口模块与FPGA芯片的第二bank区域连接，能够在实现LP和HS两种数据传输模式的自由切换的情况下，占用较少的FPGA芯片的bank区域，节省了FPGA芯片的I/O接口资源。

Description

FPGA开发板

技术领域

本实用新型涉及电路技术领域，尤其涉及一种现场可编程门阵列(Field-Programmable Gate Array，FPGA)开发板。

背景技术

现场可编程门阵列FPGA是在可编程阵列逻辑(Programmable Array Logic，PAL)、通用阵列逻辑(Generic Array Logic，GAL)、复杂可编程逻辑器件(Complex ProgrammableLogic Device，CPLD)等可编程器件的基础上进一步发展的产物。FPGA是作为专用集成电路(Application Specific Integrated Circuit，ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

移动产业处理器接口(Mobile Industry Processor Interface，MIPI)为移动设备组件接口规范标准。MIPI DPHY为对显示串行接口(Display Serial Interface，DSI)和相机串行接口(Camera Serial Interface，CSI)提供物理层定义，描述源同步、高速、低功耗的物理层接口协议。MIPI DPHY支持高速(High-speed，HS)数据传输模式和低功耗(Low-Power，LP)数据传输模式。

现有技术中，为了实现MIPI DPHY的LP数据传输模式和HS数据传输模式的切换，需将LP数据传输模式和HS数据传输模式传输的信号传输到芯片的不同Bank区域，而芯片的输入/输出(Input/Output，I/O)接口数量有限，目前的方案已无法满足用户的需求。

实用新型内容

本实用新型实施例提供一种FPGA开发板，能够在实现LP和HS两种数据传输模式的自由切换的情况下，占用较少的FPGA芯片的bank区域，节省了FPGA芯片的I/O接口资源。

本实用新型实施例提供一种FPGA开发板，包括：

FPGA芯片、移动产业处理器接口MIPI DPHY接收接口模块、MIPI DPHY发送接口模块、联合测试工作组(Joint Test Action Group，JTAG)下载电路模块及时钟电路模块；

FPGA芯片分别与MIPI DPHY接收接口模块、MIPI DPHY发送接口模块、JTAG下载电路模块及时钟电路模块连接，其中，FPGA芯片包括第一bank区域及第二bank区域，MIPIDPHY接收接口模块与第一bank区域连接，MIPI DPHY发送接口模块与第二bank区域连接；

JTAG下载电路模块用于对FPGA芯片编程；

时钟电路模块为FPGA芯片提供时钟信号；

FPGA芯片用于高速HS数据传输模式与低功耗LP数据传输模式之间的切换；

MIPI DPHY接收接口模块用于接收HS数据传输模式或LP数据传输模式对应的数据；

MIPI DPHY发送接口模块用于发送HS数据传输模式或LP数据传输模式对应的数据。

在一些实施方式中，第一bank区域包括第一输入/输出I/O接口及第二I/O接口，第一I/O接口与MIPI DPHY接收接口模块的正极端口连接，第二I/O接口与MIPI DPHY接收接口模块的负极端口连接；

第一I/O接口用于接收MIPI DPHY接收接口模块的差分正极信号，第二I/O接口用于接收MIPI DPHY接收接口模块的差分负极信号；

第二bank区域包括第三I/O接口及第四I/O接口，第三I/O接口与MIPI DPHY发送接口模块的正极端口连接，第四I/O接口与MIPI DPHY发送接口模块的负极端口连接；

第三I/O接口用于发送差分正极信号，第四I/O接口用于发送差分负极信号。

在一些实施方式中，MIPI DPHY接收接口模块为MIPI DPHY变速箱接收接口模块，MIPI DPHY发送接口模块为MIPI DPHY变速箱发送接口模块。

在一些实施方式中，MIPI DPHY变速箱接收接口模块为MIPI DPHY齿比1:16变速箱接收接口模块，MIPI DPHY齿比1:16变速箱发送接口模块。

在一些实施方式中，FPGA开发板还包括：

低压差分信号(Low-Voltage Differential Signaling，LVDS)接收接口模块，与FPGA芯片连接，用于通过端接电阻对差分信号匹配后引出接收外部的差分信号并传输至FPGA芯片；

LVDS发送接口模块，与FPGA芯片连接，用于直接引出发送FPGA芯片的差分信号；

LVDS发送接口模块用于直接引出FPGA芯片的差分信号，LVDS发接收接口模块用于通过端接电阻对差分信号匹配后引出。

在一些实施方式中，FPGA开发板还包括：

至少一个通用输入输出接口(General-purpose input/output，GPIO)模块，与FPGA芯片连接，用于扩展FPGA芯片的I/O接口。

在一些实施方式中，FPGA开发板还包括：

复位模块，与FPGA芯片连接，用于对FPGA芯片进行复位。

在一些实施方式中，FPGA开发板还包括：

按键调试模块，与FPGA芯片连接，用于调试FPGA芯片，

其中，按键调试模块包括至少一个轻触按键开关。

在一些实施方式中，FPGA开发板还包括：

发光二极管(Light Emitting Diode，LED)显示模块，与FPGA芯片连接，用于显示FPGA芯片的调试状态。

在一些实施方式中，FPGA开发板还包括：

电源模块，与FPGA芯片连接；

电源模块包括N个低压差线性稳压器(Low Dropout Regulator，LDO)电源及与每个LDO电源相连的电源插座；

N个LDO电源用于为FPGA芯片提供N种电压，N为正整数。

根据本实用新型实施例提供的FPGA开发板，MIPI DPHY接收接口模块与FPGA芯片的第一bank区域连接，MIPI DPHY发送接口模块与FPGA芯片的第二bank区域连接，能够在实现LP和HS两种数据传输模式的自由切换的情况下，占用较少的FPGA芯片的bank区域，即占用较少的FPGA芯片的I/O接口，节省了FPGA芯片的I/O接口资源。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对本实用新型实施例中所需要使用的附图作简单的介绍，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本实用新型一个实施例提供的FPGA开发板的结构示意图；

图2示出了本实用新型另一个实施例提供的FPGA开发板的结构示意图。

附图标记说明：

1000-FPGA开发板；10-FPGA芯片；20-MIPI DPHY接收接口模块；30-MIPI DPHY发送接口模块；40-JTAG下载电路模块；50-时钟电路模块；60-LVDS接收接口模块；70-LVDS发送接口模块；80-GPIO模块；90-复位模块；100-按键调试模块；110-LED显示模块；120-电源模块；121-LDO电源；122-电源插座。

具体实施方式

下面将详细描述本实用新型的各个方面的特征和示例性实施例，为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本实用新型进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本实用新型，并不被配置为限定本实用新型。对于本领域技术人员来说，本实用新型可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本实用新型的示例来提供对本实用新型更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

MIPI DPHY支持HS数据传输模式和LP数据传输模式，将MIPI DPHY接收接口模块、MIPI DPHY发送接口模块分别与FPGA芯片连接，得到支持两种数据传输模式的开发板。MIPIDPHY的LP数据传输模式和HS数据传输模式需要不同的电压，例如，LP数据传输模式1.2V的电压，HS数据传输模式需要2.5V的电压。一般FPGA都分为若干个bank，每个bank包括若干个I/O口，高端FPGA能分为22甚至更多个bank，这么做主要是为了提高灵活性，因为FPGA的I/O支持1.2V、1.5V、1.8V、2.5V、3.3V等种类电平的输入输出。现有技术中，将LP数据传输模式和HS数据传输模式的切换分开在芯片的不同的Bank区域，例如，LP数据传输模式所在的bank区域内所有的I/O接口仅支持1.2V电平，HS数据传输模式所在的bank区域内所有的I/O接口仅支持2.5V电平，对LP数据传输模式及HS数据传输模式所在的bank区域内的I/O接口的使用造成限制，因此，急需一种能够实现自由切换LP数据传输模式和HS数据传输模式的条件下，占用较少FPGA芯片的bank区域的FPGA开发板。

为了解决上述的至少一个技术问题，本实用新型提供了一种FPGA开发板。图1示出了本实用新型一个实施例提供的FPGA开发板的结构示意图。如图1所示，该FPGA开发板1000包括：

现场可编程门阵列FPGA芯片10、移动产业处理器接口MIPI DPHY接收接口模块20、MIPI DPHY发送接口模块30、联合测试工作组JTAG下载电路模块40及时钟电路模块50。FPGA芯片10分别与MIPI DPHY接收接口模块20、MIPI DPHY发送接口模块30、JTAG下载电路模块40及时钟电路模块50连接。

JTAG下载电路模块40用于对FPGA芯片10编程。示例性的，JTAG下载电路模块40可包括2.54mm间距的10PIN双排插针。JTAG下载电路模块40的引脚包括以下之一或多种的组合：包括测试模式选择(Test Mode Select，TMS)引脚、测试时钟(Test Clock，TCK)引脚、测试数据输入(Test Data Input，TDI)引脚、测试数据输出(Test Data Output，TDO)引脚、GND、3.3V等。具体的，JTAG下载电路模块40用于对FPGA芯片10的静态随机存取存储器(Static Random-Access Memory，SRAM)及Flash闪存进行编程。

时钟电路模块50为FPGA芯片10提供时钟信号。时钟电路模块50的时钟频率可以是50MHz，具体的，时钟电路模块50连接到FPGA芯片10内部的锁相环(Phase Locked Loop，PLL)时钟专用引脚，为FPGA芯片10提供外部输入时钟信号。

FPGA芯片10用于高速HS数据传输模式与低功耗LP数据传输模式之间的切换，MIPIDPHY接收接口模块20用于接收HS数据传输模式或LP数据传输模式对应的数据，MIPI DPHY发送接口模块30用于发送HS数据传输模式或LP数据传输模式对应的数据。

具体的，FPGA芯片10包括第一bank区域及第二bank区域，MIPI DPHY接收接口模块20与第一bank区域连接，MIPI DPHY发送接口模块30与第二bank区域连接。

应当理解的是，FPGA芯片10的bank区域的数量可以是两个，也可以是更多个。例如，FPGA芯片10包括四个bank区域，分别为bank0区域、bank1区域、bank2区域、bank3区域，可以将bank0区域作为第一bank区域，将bank2区域作为第二bank区域。本实用新型对FPGA芯片10的bank区域的数量不作限定。

根据本实用新型实施例提供的FPGA通用开发板，FPGA芯片10用于高速HS数据传输模式与低功耗LP数据传输模式之间的切换，MIPI DPHY接收接口模块20用于接收HS数据传输模式或LP数据传输模式对应的数据，MIPI DPHY发送接口模块30用于发送HS数据传输模式或LP数据传输模式对应的数据，MIPI DPHY接收接口模块20与FPGA芯片10的第一bank区域连接，MIPI DPHY发送接口模块30与FPGA芯片10的第二bank区域连接，能够在实现LP和HS两种数据传输模式的自由切换的情况下，占用较少的FPGA芯片10的bank区域，节省了FPGA芯片10的I/O接口资源。

示例性的，FPGA芯片10的型号可以是GW1N-LV9PG256，该型号的芯片具有非易失性和无需外挂Flash的特点，且内部资源和接口资源丰富。具体的，该型号的芯片具有高性能的数字信号处理器(Digital Signal Processor，DSP)资源、I3C接口、PLL资源、高速低电压差分信号(Low-Voltage Differential Signaling，LVDS)接口，I/O接口支持输入双倍数据速率(Input Double Data Rate，IDDR)/输出双倍数据速率(Output Double Data Rate，ODDR)、IDES4/8/10/16(IDES4为1位串行输入、4位并行输出的解串器；IDES8为1位串行输入、8位并行输出的解串器；IDES10为1位串行输入、10位并行输出的解串器；IDES16为1位串行输入、16位并行输出的解串器)、OSER8/10/16(OSER8为8位并行输入、1位串行输出的串化器；OSER10为10位并行输入、1位串行输出的串化器；OSER16为16位并行输入、1位串行输出的串化器)、IVideo和Ovideo等多种接口标准。

在一些实施方式中，FPGA芯片10的第一bank区域至少包括第一I/O接口及第二I/O接口，第一I/O接口与MIPI DPHY接收接口模块20的正极端口连接，第二I/O接口与MIPIDPHY接收接口模块20的负极端口连接。第一I/O接口用于接收MIPI DPHY接收接口模块20的差分正极信号，第二I/O接口用于接收MIPI DPHY接收接口模块20的差分负极信号。FPGA芯片10的第二bank区域至少包括第三I/O接口及第四I/O接口，第三I/O接口与MIPI DPHY发送接口模块30的正极端口连接，第四I/O接口与MIPI DPHY发送接口模块30的负极端口连接。第三I/O接口用于发送差分正极信号，第四I/O接口用于发送差分负极信号。

MIPI DPHY接收接口模块20采集的信号包括差分正极信号和差分负极信号，MIPIDPHY发送接口模块30发送的信号也包括差分正极信号和差分负极信号。本实用新型将MIPIDPHY接收接口模块20直接连接到FPGA芯片10的第一bank区域内的第一I/O接口及第二I/O接口，将MIPI DPHY发送接口模块30直接连接到FPGA芯片10的第二bank区域内的第三I/O接口及第四I/O接口，不需要在MIPI DPHY接收接口模块20与FPGA芯片10之间及MIPI DPHY发送接口模块30与FPGA芯片10之间设置任何电平匹配网络，简化了整个开发板的布局结构，易实现且降低了成本。

在一些实施方式中，MIPI DPHY接收接口模块20为MIPI DPHY变速箱接收接口模块，MIPI DPHY发送接口模块30为MIPI DPHY变速箱发送接口模块。将MIPI DPHY接收接口模块20设置为MIPI DPHY变速箱接收接口模块，将MIPI DPHY发送接口模块30设置为MIPIDPHY变速箱发送接口模块，能够满足用户对变速箱的评估需求。

在一些实施方式中，FPGA开发板为MIPI DPHY齿比1:16变速箱通用FPGA开发板。具体的，MIPI DPHY变速箱接收接口模块为MIPI DPHY齿比1:16变速箱接收接口模块，MIPIDPHY变速箱发送接口模块为MIPI DPHY齿比1:16变速箱发送接口模块，能够满足用户对齿比1:16变速箱的评估需求。应当理解的是齿比1:16变速箱只是一个示例，本实用新型也可以用于其他齿比的变速箱，例如，1:4、1:8、1:10等，本实用新型对此不做限制。另外，MIPIDPHY齿比1:16变速箱接收接口模块及MIPI DPHY齿比1:16变速箱发送接口模块均可采用2.00mm间距的20PIN双排插针，也可根据实际需要采用其他类型的插针。

在一些实施方式中，请参考图2，本实用新型提供的FPGA开发板1000还包括LVDS接收接口模块60，与FPGA芯片10连接，用于接收外部的差分信号并传输至FPGA芯片10。LVDS发送接口模块70，与FPGA芯片10连接，用于发送FPGA芯片10的差分信号，以满足用户对FPGA开发板的差分信号通信的评估，尤其是对高速差分信号通信的评估。

具体的，LVDS发送接口模块70可以直接将FPGA芯片10的差分信号发送出去。LVDS接收接口模块60通过端接电阻来匹配外部的差分信号，然后将匹配后的差分信号传输至FPGA芯片10，具体的，端接电阻的阻值可以为100Ω。LVDS接收接口模块60及LVDS发送接口模块70均可采用2.00mm间距的20PIN双排插针，也可根据实际需要采用其他类型的插针。

在一些实施方式中，继续参考图2，本实用新型提供的FPGA开发板1000还包括至少一个通用输入输出接口GPIO模块80，与FPGA芯片10连接，用于扩展FPGA芯片10的I/O接口，GPIO模块80能够方便用户在调试过程中的应用，例如在图像显示、视频传输等调试过程中的应用。

具体的，GPIO模块80包括GPIO接口、串联的电阻排及40PIN双排插针，串联的电阻排能够改善信号质量且保护I/O接口。40PIN双排插针可以为2.54mm间距的40PIN双排插针，也可根据实际需要采用其他类型的插针。

在一些实施方式中，继续参考图2，本实用新型提供的FPGA开发板1000还包括复位模块90，与FPGA芯片10连接，用于对FPGA芯片10进行复位。

在一些实施方式中，继续参考图2，本实用新型提供的FPGA开发板1000还包括按键调试模块100，与FPGA芯片10连接，用于调试FPGA芯片10。按键调试模块100包括至少一个轻触按键开关，例如，包括四个轻触按键开关，轻触按键开关可以是TL1105F160Q，方便用户调试时的使用。

在一些实施方式中，继续参考图2，本实用新型提供的FPGA开发板1000还包括LED显示模块110，与FPGA芯片10连接，用于显示FPGA芯片10的调试状态。具体的，LED显示模块110包括4个绿色LED灯，LED型号可以为19-217/GHC-YN1P2B18X/3T。

在一些实施方式中，继续参考图2，本实用新型提供的FPGA开发板1000还包括电源模块120，与FPGA芯片10连接。电源模块120包括N个低压差线性稳压器LDO电源121及与每个LDO电源121相连的电源插座122。N个LDO电源121用于为FPGA芯片10提供N种电压，N为正整数。

示例性的，电源模块120包括4个LDO电源121，每个LDO电源121分别由TPS7A7001芯片、滤波电容、匹配电阻及磁珠组成。电源模块120通过匹配电阻分别实现DC5V到DC3.3V、DC2.5V、DC1.8V和DC1.2V的变换，为FPGA芯片10提供DC3.3V、DC2.5V、DC1.8V和DC1.2V的电源。

以上所述，仅为本实用新型的具体实施方式，所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、模块和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。应理解，本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本实用新型的保护范围之内。

Claims (10)

1.一种FPGA开发板，其特征在于，包括：

FPGA芯片、移动产业处理器接口MIPIDPHY接收接口模块、MIPI DPHY发送接口模块、联合测试工作组JTAG下载电路模块及时钟电路模块；

所述FPGA芯片分别与所述MIPIDPHY接收接口模块、所述MIPI DPHY发送接口模块、所述JTAG下载电路模块及所述时钟电路模块连接，其中，所述FPGA芯片包括第一bank区域及第二bank区域，所述MIPI DPHY接收接口模块与所述第一bank区域连接，所述MIPIDPHY发送接口模块与所述第二bank区域连接；

所述JTAG下载电路模块用于对所述FPGA芯片编程；

所述时钟电路模块为所述FPGA芯片提供时钟信号；

所述FPGA芯片用于高速HS数据传输模式与低功耗LP数据传输模式之间的切换；

所述MIPIDPHY接收接口模块用于接收所述HS数据传输模式或所述LP数据传输模式对应的数据；

所述MIPIDPHY发送接口模块用于发送所述HS数据传输模式或所述LP数据传输模式对应的数据。

2.根据权利要求1所述的FPGA开发板，其特征在于，所述第一bank区域包括第一I/O接口及第二I/O接口，所述第一I/O接口与所述MIPI DPHY接收接口模块的正极端口连接，所述第二I/O接口与所述MIPI DPHY接收接口模块的负极端口连接；

所述第一I/O接口用于接收所述MIPIDPHY接收接口模块的差分正极信号，所述第二I/O接口用于接收所述MIPIDPHY接收接口模块的差分负极信号；

所述第二bank区域包括第三I/O接口及第四I/O接口，所述第三I/O接口与所述MIPIDPHY发送接口模块的正极端口连接，所述第四I/O接口与所述MIPIDPHY发送接口模块的负极端口连接；

所述第三I/O接口用于发送所述差分正极信号，所述第四I/O接口用于发送所述差分负极信号。

3.根据权利要求1所述的FPGA开发板，其特征在于，所述MIPI DPHY接收接口模块为MIPIDPHY变速箱接收接口模块，所述MIPIDPHY发送接口模块为MIPIDPHY变速箱发送接口模块。

4.根据权利要求3所述的FPGA开发板，其特征在于，所述MIPI DPHY变速箱接收接口模块为MIPIDPHY齿比1:16变速箱接收接口模块，所述MIPIDPHY变速箱发送接口模块为MIPIDPHY齿比1:16变速箱发送接口模块。

5.根据权利要求1所述的FPGA开发板，其特征在于，所述FPGA开发板还包括：

低压差分信号LVDS接收接口模块，与所述FPGA芯片连接，用于接收外部的差分信号并传输至所述FPGA芯片；

LVDS发送接口模块，与所述FPGA芯片连接，用于发送所述FPGA芯片的差分信号。

6.根据权利要求1所述的FPGA开发板，其特征在于，所述FPGA开发板还包括：

至少一个通用输入输出接口GPIO模块，与所述FPGA芯片连接，用于扩展所述FPGA芯片的I/O接口。

7.根据权利要求1所述的FPGA开发板，其特征在于，所述FPGA开发板还包括：

复位模块，与所述FPGA芯片连接，用于对所述FPGA芯片进行复位。

8.根据权利要求1所述的FPGA开发板，其特征在于，所述FPGA开发板还包括：

按键调试模块，与所述FPGA芯片连接，用于调试所述FPGA芯片，

其中，所述按键调试模块包括至少一个轻触按键开关。

9.根据权利要求1所述的FPGA开发板，其特征在于，所述FPGA开发板还包括：

发光二极管LED显示模块，与所述FPGA芯片连接，用于显示所述FPGA芯片的调试状态。

10.根据权利要求1所述的FPGA开发板，其特征在于，所述FPGA开发板还包括：

电源模块，与所述FPGA芯片连接；

所述电源模块包括N个低压差线性稳压器LDO电源及与每个所述LDO电源相连的电源插座；

N个所述LDO电源用于为所述FPGA芯片提供N种电压，N为正整数。

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