CN115882870A - 一种高速串行器解串器集成方法及电子设备 - Google Patents

Abstract

本申请提供了一种高速串行器解串器集成方法及电子设备。所述方法包括：在交换芯片上集成多个串行器解串器SerDes IP和两个时钟输入接口，两个时钟输入接口接收两路差分参考时钟的输入，并将其输入多个SerDes IP，使SerDes IP在差分参考时钟下，解串器接收高速低压串行差分数据，并将高速低压串行差分数据转换为低速并行数据，串行器接收低速并行数据，并将低速并行数据转换为高速低压串行差分数据发送出去。如此，通过两路差分参考时钟输入，减少了差分参考时钟的走线长度，确保每一级SerDes IP的差分参考时钟高质量输入，实现了SerDes IP高速通道线间无串扰，进而实现了高速串行信号高质量传输。

Description

一种高速串行器解串器集成方法及电子设备

技术领域

本申请涉及集成电路领域，尤其涉及一种高速串行器解串器集成方法及电子设备。

背景技术

高速串行器解串器（Serializer Deserializer，SerDes）用于在串行器将低速并行数据转换成高速低压串行差分数据，并通过高速通道线发送出去，在解串器将接收到的高速低压串行差分数据，正确的转换为低速并行数据。由于高速SerDes能够最大程度的利用串行数据传输快的特点，将数据传输的数量提高到Gbps量级，在交换机系统中应用日渐广泛。

在交换机系统中，为确保交换芯片与更多设备连接，其对外的高速接口应尽可能多。因此，交换芯片往往会集成多个SerDes IP，以实现大容量交换和多节点互通。由于每个SerDes IP内部各频点所需的工作时钟来源于芯片外部提供的差分参考时钟，因此，保证输入给每个SerDes IP的差分参考时钟的质量，以实现SerDes IP的高速通道线之间无串扰，进而提高高速串行信号高质量稳定传输，成为亟待解决的技术问题。

发明内容

本申请的目的在于：提供一种高速串行器解串器集成方法及电子设备，通过两路差分参考时钟输入的方式，保证每一级SerDes IP的差分参考时钟高质量输入，实现了SerDes IP的高速通道线之间无串扰，进而提高高速串行信号高质量稳定传输。

第一方面，本申请提供了一种高速串行器解串器集成方法，其特征在于，应用于交换芯片，所述方法包括：

所述交换芯片上集成多个串行器解串器SerDes IP和两个时钟输入接口；

两个所述时钟输入接口接收两路差分参考时钟的输入，并将两路输入的所述差分参考时钟，输入至多个所述SerDes IP的差分参考时钟输入；

所述SerDes IP包括串行器和解串器；所述解串器，用于接收高速低压串行差分数据，并将所述高速低压串行差分数据转换为低速并行数据；所述串行器用于接收所述低速并行数据，并将所述低速并行数据转换为所述高速低压串行差分数据，发送出去。

可选的，所述两路差分参考时钟由所述交换芯片外部两个晶振输入。

可选的，所述两路差分参考时钟分别控制相同数量的所述SerDes IP。

可选的，所述两个所述时钟输入接口接收两路差分参考时钟的输入，并将两路输入的所述差分参考时钟，输入至多个所述SerDes IP的差分参考时钟输入，包括：

两个所述时钟输入接口接收所述两路差分参考时钟的输入，并将两路输入的所述差分参考时钟，分别输入对应的第一预设锁相环和第二预设锁相环，进行所述差分参考时钟的倍频；

将所述第一预设锁相环倍频后的所述差分参考时钟，输入多个第一SerDes IP的差分参考时钟输入；并将所述第二预设锁相环倍频后的所述差分参考时钟，输入多个第二SerDes IP的差分参考时钟输入；所述多个所述SerDes IP包括多个所述第一SerDes IP，和多个所述第二SerDes IP。

可选的，所述第一预设锁相环和所述第二预设锁相环均用于产生两路所述差分参考时钟的输出；

将所述第一预设锁相环倍频后的所述差分参考时钟，输入多个第一SerDes IP的差分参考时钟输入，包括：

将所述第一预设锁相环倍频后的所述差分参考时钟，输入所述第一预设锁相环两侧的多个所述第一SerDes IP的差分参考时钟输入；

将所述第二预设锁相环倍频后的所述差分参考时钟，输入多个第二SerDes IP的差分参考时钟输入，包括：

将所述第二预设锁相环倍频后的所述差分参考时钟，输入第二预设锁相环两侧的多个所述第二SerDes IP的差分参考时钟输入。

可选的，所述将所述第一预设锁相环倍频后的所述差分参考时钟，输入所述第一预设锁相环两侧的多个所述第一SerDes IP的差分参考时钟输入，包括：

将所述第一预设锁相环倍频后的所述差分参考时钟，输入2个所述第一SerDes IP的差分参考时钟输入；并通过2个所述第一SerDes IP的差分参考时钟输入，将所述差分参考时钟输入至第一时钟Buffer进行放大和重整；

将放大和重整后的所述差分参考时钟输入所述其他所述第一SerDes IP的差分参考时钟输入；

所述将所述第二预设锁相环倍频后的所述差分参考时钟，输入第二预设锁相环两侧的多个所述第二SerDes IP的差分参考时钟输入，包括：

将所述第二预设锁相环倍频后的所述差分参考时钟，输入2个所述第二SerDes IP的差分参考时钟输入；并通过2个所述第二SerDes IP的差分参考时钟输入，将所述差分参考时钟输入至第二时钟Buffer进行放大和重整；

将放大和重整后的所述差分参考时钟输入所述其他所述第二SerDes IP。

可选的，所述交换芯片上集成多个串行器解串器SerDes IP，包括：

所述交换芯片上集成多个第一SerDes IP和相同数量的第二SerDes IP；

所述第二SerDes IP为所述第一SerDes IP沿水平方向镜像得到；

所述第一SerDes IP位于所述交换芯片的上方，所述第一SerDes IP的高速通道线从上方引出；所述第二SerDes IP位于所述交换芯片的下方，所述第二SerDes IP的高速通道线从下方引出。

可选的，所述第一SerDes IP包括第三SerDes IP和第四SerDes IP；

所述第四SerDes IP的高速通道线为所述第三SerDes IP的高速通道线沿竖直方向镜像得到；所述第三SerDes IP与所述第四SerDes IP位于第一预设锁相环两侧；

所述第二SerDes IP包括第五SerDes IP和第六SerDes IP；所述第六SerDesIP的高速通道线为所述第五SerDes IP的高速通道线沿竖直方向镜像得到；所述第五SerDes IP与所述第六SerDes IP位于第二预设锁相环两侧；所述第三SerDesIP通过水平方向镜像得到所述第五SerDes IP。

可选的，所述第三SerDes IP有2个，所述第四SerDes IP有4个，所述第五SerDesIP有2个，所述第六SerDes IP有2个；

所述第一预设锁相环的一路输出所述差分参考时钟至2个所述第三SerDes IP的差分参考时钟输入，另一路输出所述差分参考时钟至2个所述第四SerDes IP的差分参考时钟输入，在通过第一时钟Buffer，与2个所述第四SerDes IP的差分参考时钟输入相连；

所述第二预设锁相环的一路输出所述差分参考时钟至2个所述第五SerDes IP的差分参考时钟输入，另一路输出所述差分参考时钟至2个所述第六SerDes IP的差分参考时钟输入，在通过第二时钟Buffer，与2个所述第六SerDes IP的差分参考时钟输入相连。

第二方面，本申请提供了一种电子设备，包括存储器和处理器；

存储器和处理器，所述存储器与所述处理器耦合；

所述存储器存储有程序指令，当所述程序指令由所述处理器执行时，使得所述电子设备执行第一方面任一项所述的方法。

本申请提供了一种高速串行器解串器集成方法及电子设备。在执行所述方法时：首先在交换芯片上集成多个串行器解串器SerDesIP和两个时钟输入接口，两个时钟输入接口接收两路差分参考时钟，并将两路差分参考时钟，输入多个SerDes IP的差分参考时钟输入，使SerDes IP在差分参考时钟下，解串器接收高速低压串行差分数据，并将高速低压串行差分数据转换为低速并行数据，串行器接收低速并行数据，并将低速并行数据转换为高速低压串行差分数据，发送出去。如此，通过两路差分参考时钟输入，减少了差分参考时钟的走线长度，确保每一级SerDes IP的差分参考时钟高质量输入，实现了SerDes IP的高速通道线之间无串扰，进而提高高速串行信号高质量稳定传输。

附图说明

图1为片内参考时钟级联的方式示意图；

图2为本申请实施例提供的一种高速串行器解串器集成方法的示意图；

图3为本申请实施例提供的一种锁相环包括两路输出的高速串行器解串器集成方法示意图；

图4为本申请实施例提供的第三种高速串行器解串器集成方法示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。

本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一目标对象和第二目标对象等是用于区别不同的目标对象，而不是用于描述目标对象的特定顺序。

在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个处理单元是指两个或两个以上的处理单元；多个系统是指两个或两个以上的系统。

正如前文所述，在交换机系统中，为确保交换芯片与更多设备连接，往往会集成多个SerDes IP。由于每个SerDes IP内部各频点所需的工作时钟来源于芯片外部提供的差分参考时钟，因此，保证输入给每个SerDes IP的差分参考时钟的质量，以实现SerDes IP的高速通道线之间无串扰，进而提高高速串行信号高质量稳定传输，至关重要。

为确保输入给每个SerDes IP的差分参考时钟的质量，现有方案采用片内参考时钟级联的方式。参见图1，为片内参考时钟级联的方式示意图。

交换芯片片外差分参考时钟（也即图示晶振）101输入差分参考时钟进入芯片内，首先接入到第一级SerDes IP 102的差分参考时钟输入。第一级SerDes IP 102产生一对差分参考时钟输出，接入到时钟Buffer 103。第一时钟Buffer103对差分参考时钟进行放大和重整，将放大和重整后的差分参考时钟输入第二级SerDes IP104。第二级SerDes IP 104产生一对差分参考时钟输出，接入到时钟Buffer 105，以此类推，分别在SerDesIP和时钟Buffer间级联，直到完成最后一级SerDes IP 106的差分参考时钟级联。

其中，SerDes IP包括四条高速通道线，分别为Lane0，Lane1，Lane2和Lane3，用于将高速低压串行差分数据，转换为低速并行数据，或将低速并行数据转换为高速低压串行差分数据，通过高速通道发送出去，实现串行数据的快速输出。

时钟Buffer，用于对差分参考时钟进行放大和重整。由于差分参考时钟在级联过程中，会存在时钟的衰减和失真，因此，通过时钟Buffer对差分参考时钟进行放大和重整，以对衰减和失真的信号进行恢复。

现有技术采用片内串行参考时钟级联方式，尽管采用时钟buffer进行放大和重整，但依然会存在差分参考时钟的衰减和失真，且由于差分参考时钟的走线过长，越往后的SerDes IP的差分参考时钟的时钟质量越差，时钟抖动越严重。

另外，现有方案的SerDes IP的物理摆放方式分布在芯片四周。其中以交换芯片集成SerDes IP个数为12个说明。

上方摆放4个SerDes IP。其中，R0用于表示SerDes IP未进行任何翻转处理，高速通道芯片从芯片上方引出。在芯片的右侧摆放2个SerDes IP，其中R90表示SerDesIP向右进行90度翻转，高速通道线从芯片的右侧引出，在芯片的下方摆放4个SerDes IP，其中R180表示SerDes IP向右翻转180度，高速通道线从芯片的下方引出，在芯片的左侧摆放2个SerDesIP，其中R270表示SerDesIP向右进行270度翻转，高速通道线从芯片的左侧引出，这种物理摆放方式可以保证高速通道线之间无交叉，并且可以间隔一定的距离，各SerDes IP的高速通道线之间无串扰，保证信号高质量稳定传输。

基于此，提供了还提供了另一种高速串行器解串器集成方法，保证输入给每个SerDes IP的差分参考时钟的质量，以实现SerDes IP的高速通道线之间无串扰，进而提高高速串行信号高质量稳定传输。且不仅适用于28nm以上工艺，也适合28nm以下的半导体工艺。

下面对本申请涉及的一种高速串行器解串器集成方法，结合附图说明，进行详细完整的介绍。

参见图2，为本申请实施例提供的一种高速串行器解串器集成方法的示意图。该方法应用于交换芯片，该方法具体包括：

交换芯片上集成多个SerDes IP和两个时钟输入接口。其中两个时钟输入接口接收两路差分参考时钟。具体为，一个时钟输入接口与差分参考时钟101连接，另一个时钟输入接口与差分参考时钟108连接。在一种可能的实现方式中，差分参考时钟101和差分参考时钟108可以为晶振。

即：差分参考时钟101输入差分参考时钟，通过时钟输入接口进入芯片内，首先接入到第一级SerDesIP 102的差分参考时钟输入。第一级SerDes IP 102产生一对差分参考时钟输出，接入到时钟Buffer 103。第一时钟Buffer 103对差分参考时钟进行放大和重整，将放大和重整后的差分参考时钟输入第二级SerDesIP104。第一级SerDes IP 104产生一对差分参考时钟输出，接入到时钟Buffer 105，以此类推，分别在SerDes IP和时钟Buffer间级联，直至完成最后一级SerDesIP107的差分参考时钟级联。

差分参考时钟108输入差分参考时钟，通过时钟输入接口进入芯片内，首先接入到第一级SerDes IP 109的差分参考时钟输入。第一级SerDes IP 109产生一对差分参考时钟输出，接入到时钟Buffer，依次类推，直至完成最后一级SerDesIP 106的差分参考时钟级联。

其中，SerDes IP包括串行器（高速通道线中箭头指向芯片内的部分）和解串器（高速通道线中箭头指向芯片外的部分）。解串器，用于在上述差分参考时钟下，接收高速低压串行差分数据，并将高速低压串行差分数据转换为低速并行数据。串行器用于在上述差分参考时钟下，接收所述低速并行数据，并将低速并行数据转换为所述高速低压串行差分数据，发送出去。

其中，SerDes IP的物理摆放方式分布在芯片四周。为了更高的说明本申请实施例的摆放方式，示意图中交换芯片以集成12个SerDes IP为例进行说明。

上方摆放4个SerDes IP。其中，R0用于表示SerDes IP未进行任何翻转处理，高速通道芯片从芯片上方引出。在芯片的右侧摆放2个SerDes IP，其中R90表示SerDesIP向右进行90度翻转，高速通道线从芯片的右侧引出，在芯片的下方摆放4个SerDes IP，其中R180表示SerDes IP向右翻转180度，高速通道线从芯片的下方引出，在芯片的左侧摆放2个SerDesIP，其中R270表示SerDesIP向右进行270度翻转，高速通道线从芯片的左侧引出，这种物理摆放方式可以保证高速通道线之间无交叉，并且可以间隔一定的距离，各SerDes IP的高速通道线之间无串扰，保证信号高质量稳定传输。

相对于图1，图2采用在交换芯片上集成多个串行器解串器SerDesIP和两个时钟输入接口，两个时钟输入接口接收两路差分参考时钟，并将两路差分参考时钟，输入多个SerDes IP，使SerDes IP在差分参考时钟下，解串器接收高速低压串行差分数据，并将高速低压串行差分数据转换为低速并行数据，串行器接收低速并行数据，并将低速并行数据转换为高速低压串行差分数据，发送出去。如此，通过两路差分参考时钟输入，减少了差分参考时钟的走线长度，确保每一级SerDesIP的差分参考时钟高质量输入，实现了SerDes IP的高速通道线之间无串扰，进而提高高速串行信号高质量稳定传输。

然而，过多的时钟Buffer，会增加涉及成本，基于此，本申请提供了另一种高速串行器解串器集成方法，应用于交换芯片。该方法包括：

交换芯片上集成多个SerDes IP和两个时钟输入接口。其中两个时钟输入接口接收两路差分参考时钟。具体的：一个时钟输入接口与差分参考时钟101连接，并将差分参考时钟101输入的差分参考时钟，属于第一预设锁相环PLL，通过第一预设锁相环PLL进行差分参考时钟倍频，并将倍频后的差分参考时钟输入多个第一SerDes IP的差分参考时钟输入。

另一个时钟输入接口与差分参考时钟108连接。并将差分参考时钟108输入的差分参考时钟，属于第二预设锁相环PLL，通过第二预设锁相环PLL进行差分参考时钟倍频，并将倍频后的差分参考时钟输入多个第二SerDes IP的差分参考时钟输入。在一种可能的实现方式中，差分参考时钟101和差分参考时钟108可以为晶振。

在本申请实施例中，第一SerDes IP为由差分参考时钟101输入的差分参考时钟输入的SerDes IP。第二SerDes IP为由差分参考时钟108输入的差分参考时钟输入的SerDesIP。

由于锁相环在不增加时钟buffer的情况，可以驱动2个SerDes IP，因此，可以减少时钟buffer的数量，降低成本。

为了进一步降低时钟buffer的数量，第一预设锁相环和第二预设锁相环均用于产生两路差分参考时钟输出。参见图3所示，为本申请实施例提供的一种锁相环包括两路输出的高速串行器解串器集成方法示意图。

其中，差分参考时钟101输入差分参考时钟，通过时钟输入接口进入芯片内，与第一预设锁相环连接，将参考时钟倍频，并产生两路差分参考时钟输出。其中，一路进入到第一SerDes IP102，一路进入到第一级第一SerDes IP104，并直接进入第二级第一SerDesIP。考虑到锁相环最多能驱动2个SerDes IP，因此，在进入第三级第一SerDes IP之间，先通过时钟buffer放大和重整，依次类推。如此，可以极大减少时钟buffer的数量，且能够降低参考时钟走线长度，保证所有第一SerDes IP差分参考时钟高质量输入。

差分参考时钟108输入差分参考时钟，通过时钟输入接口进入芯片内，与第二预设锁相环连接，将参考时钟倍频，并产生两路差分参考时钟输出。其中，一路进入到第二SerDes IP110，一路进入到第一级第二SerDes IP，并直接进入第二级第一SerDesIP。考虑到锁相环最多能驱动2个SerDes IP，因此，在进入第三级第二SerDes IP之间，先通过时钟buffer放大和重整，依次类推。如此，可以极大减少时钟buffer的数量，且能够降低参考时钟走线长度，保证所有第二SerDes IP差分参考时钟高质量输入。

其中，SerDes IP包括串行器（高速通道线中箭头指向芯片内的部分）和解串器（高速通道线中箭头指向芯片外的部分）。解串器，用于在上述差分参考时钟下，接收高速低压串行差分数据，并将高速低压串行差分数据转换为低速并行数据。串行器用于在上述差分参考时钟下，接收所述低速并行数据，并将低速并行数据转换为所述高速低压串行差分数据，发送出去。

其中，SerDes IP的物理摆放方式分布在芯片四周。为了更好的说明本申请实施例，将SerDes IP的个数设置为12个，具体摆放方式如下：

上方摆放4个SerDes IP。其中，R0用于表示SerDesIP未进行任何翻转处理，高速通道芯片从芯片上方引出。MY表示SerDes IP沿竖直方向镜像，高速通道芯片从芯片上方引出。

在芯片的右侧摆放2个SerDes IP，其中R90表示SerDes IP向右进行90度翻转，高速通道线从芯片的右侧引出。

在芯片的下方摆放4个SerDes IP，其中R180表示SerDes IP向右翻转180度，高速通道线从芯片的下方引出。MX表示SerDes IP沿水平方向镜像，高速通道线从芯片的下方引出。

在芯片的左侧摆放2个SerDes IP，其中R270表示SerDes IP向右进行270度翻转，高速通道线从芯片的左侧引出。

这种物理摆放方式可以保证高速通道线之间无交叉，并且可以间隔一定的距离，各SerDes IP的高速通道线之间无串扰，保证信号高质量稳定传输。

如此，本申请实施例采用锁相环代替时钟buffer，利用锁相环可以驱动2个SerDesIP，在保证所有SerDes IP差分参考时钟高质量输入的基础上，减少时钟buffer的数量，降低成本。

上述图1~图3所示的高速串行器解串器集成方法采用芯片四周物理摆放的方式，且需要进行向左或者向右翻转、镜像翻转，比如沿水平方向镜像翻转（MX）和竖直方向镜像翻转（MY）。然而物理摆放方式只适用28nm以上的制造工艺，因为在28nm以下的制造工艺，由于制造工艺的限制不允许对SerDes IP进行向左或者向右翻转，只能做镜像翻转，即沿X轴或者Y轴进行镜像翻转。即现有方案的物理摆放方式不适合28nm以下的半导体工艺。

基于此，本申请提出了第三种高速串行器解串器集成方法。参见图4所示，为本申请实施例提供的第三种高速串行器解串器集成方法示意图。

其中，差分参考时钟101输入差分参考时钟，通过时钟输入接口进入芯片内，与第一预设锁相环连接，将参考时钟倍频，并产生两路差分参考时钟输出。其中，一路进入到第一SerDes IP202，一路进入到第一SerDes IP203、第一SerDes IP204等。考虑到锁相环最多能驱动2个SerDes IP，因此，在进入第三级第一SerDes IP205时，先通过时钟buffer204放大和重整，再将放大和重整后的差分参考时钟输入，依次类推。如此，可以极大减少时钟buffer的数量，且能够降低参考时钟走线长度，保证所有第一SerDes IP差分参考时钟高质量输入。

差分参考时钟108输入差分参考时钟，通过时钟输入接口进入芯片内，与第二预设锁相环连接，将参考时钟倍频，并产生两路差分参考时钟输出。其中，一路进入到第二SerDes IP206，一路进入到第二SerDes IP207、第二SerDes IP208等。考虑到锁相环最多能驱动2个SerDes IP，因此，在进入第三级第二SerDes IP209时，先通过时钟buffer208放大和重整，再将放大和重整后的差分参考时钟输入，依次类推。如此，可以极大减少时钟buffer的数量，且能够降低参考时钟走线长度，保证所有第二SerDes IP差分参考时钟高质量输入。

其中，SerDes IP包括串行器（高速通道线中箭头指向芯片内的部分）和解串器（高速通道线中箭头指向芯片外的部分）。解串器，用于在上述差分参考时钟下，接收高速低压串行差分数据，并将高速低压串行差分数据转换为低速并行数据。串行器用于在上述差分参考时钟下，接收所述低速并行数据，并将低速并行数据转换为所述高速低压串行差分数据，发送出去。

此外，本申请实施例中，交换芯片上集成的多个SerDes IP，具体包括多个第一SerDes IP和相同数量的第二SerDes IP，具体物理摆放方式为：

第一SerDes IP位于交换芯片的上方，其中，第一SerDes IP的高速通道线从上方引出；第二SerDes IP位于交换芯片的下方，第二SerDes IP的高速通道线从下方引出。且第二SerDesIP为第一SerDes IP沿水平方向镜像得到。

在一种可能的实现方式中，第一SerDes IP包括第三SerDes IP202和第四SerDesIP20、205等；其中，第三SerDes IP202中R0用于表示SerDes IP未进行任何翻转处理，高速通道芯片从芯片上方引出。第四SerDes IP中MY表示SerDes IP沿竖直方向镜像处理，高速通道芯片从芯片上方引出。其中，第三SerDesIP与第四SerDes IP分别位于第一预设锁相环两侧；

第二SerDes IP包括第五SerDes IP和第六SerDes IP；第五SerDesIP中MX，用于表示SerDes IP沿水平方向镜像处理，高速通道芯片从芯片下方引出。第六SerDes IP中MX&MY表示第五SerDes IP沿竖直方向镜像得到。第五SerDes IP与第六SerDes IP位于第二预设锁相环两侧。

为了更好的说明本申请实施例，下面以上下各摆放6个SerDES IP为例，说明。

第三SerDes IP有2个，第四SerDes IP有4个，第五SerDes IP有2个，第六SerDesIP有2个；

差分时钟输入101输入差分参考时钟至第一预设锁相环，第一预设锁相环的一路输出差分参考时钟至2个第三SerDes IP的差分参考时钟输入，另一路输出差分参考时钟至2个第四SerDes IP的差分参考时钟输入，在通过第一时钟Buffer，与2个第四SerDes IP的差分参考时钟输入相连；

差分时钟输入108输入差分参考时钟至第二预设锁相环。第二预设锁相环的一路输出差分参考时钟至2个第五SerDes IP的差分参考时钟输入，另一路输出差分参考时钟至2个第六SerDes IP的差分参考时钟输入，在通过第二时钟Buffer，与2个第六SerDes IP的差分参考时钟输入相连。

相对于图1~图3所述的物理摆放方式，本申请仅需要采用2个锁相环和2个时钟Buffer，时钟Buffer的数量明显减少。且该芯片采用镜像翻转方式，使高速通道执行从芯片的上方和下方引出，避免了高速通道线绕线，且减少了高速通道线高速通道线的走线长度及高速信号传输之间的串扰，保证高速信号的高质量传输。此外，在减少参考时钟和高速通道线绕线的同时，可以在芯片上下两排SerDes IP之间摆放其他电路，可以有效降低全芯片面积。

本申请实施例还提供了对应的设备以及计算机可读存储介质，用于实现本申请实施例提供的方案。

其中，所述设备包括存储器和处理器，所述存储器用于存储指令或代码，所述处理器用于执行所述指令或代码，以使所述设备执行本申请任一实施例所述的一种高速串行器解串器集成方法。

在实际应用中，所述计算机可读存储介质可以采用一个或多个计算机可读的介质的任意组合。计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质。计算机可读存储介质例如可以是但不限于电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子(非穷举的列表)包括：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。

计算机可读的信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读的信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。

计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于无线、电线、光缆、RF等等，或者上述的任意合适的组合。

可以以一种或多种程序设计语言或其组合来编写用于执行本发明操作的计算机程序代码，所述程序设计语言包括面向对象的程序设计语言—诸如Java、Smalltalk、C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本实施例所提供的几个实施例中，应该理解到，所揭露的系统和方法，可以通过其它的方式实现。例如，以上所描述的实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本实施例各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）或处理器执行各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：快闪存储器、移动硬盘、只读存储器、随机存取存储器、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种高速串行器解串器集成方法，其特征在于，应用于交换芯片，所述方法包括：

所述交换芯片上集成多个串行器解串器SerDes IP和两个时钟输入接口；

两个所述时钟输入接口接收两路差分参考时钟的输入，并将两路输入的所述差分参考时钟，输入至多个所述SerDes IP的差分参考时钟输入；

所述SerDes IP包括串行器和解串器；所述解串器，用于接收高速低压串行差分数据，并将所述高速低压串行差分数据转换为低速并行数据；所述串行器用于接收所述低速并行数据，并将所述低速并行数据转换为所述高速低压串行差分数据，发送出去。

2.根据权利要求1所述方法，其特征在于，所述两路差分参考时钟由所述交换芯片外部两个晶振输入。

3.根据权利要求1所述方法，其特征在于，所述两路差分参考时钟分别控制相同数量的所述SerDes IP。

4.根据权利要求1所述方法，其特征在于，所述两个所述时钟输入接口接收两路差分参考时钟的输入，并将两路输入的所述差分参考时钟，输入至多个所述SerDes IP的差分参考时钟输入，包括：

两个所述时钟输入接口接收所述两路差分参考时钟的输入，并将两路输入的所述差分参考时钟，分别输入对应的第一预设锁相环和第二预设锁相环，进行所述差分参考时钟的倍频；

将所述第一预设锁相环倍频后的所述差分参考时钟，输入多个第一SerDes IP的差分参考时钟输入；并将所述第二预设锁相环倍频后的所述差分参考时钟，输入多个第二SerDes IP的差分参考时钟输入；所述多个所述SerDes IP包括多个所述第一SerDes IP，和多个所述第二SerDes IP。

5.根据权利要求4所述方法，其特征在于，所述第一预设锁相环和所述第二预设锁相环均用于产生两路所述差分参考时钟的输出；

将所述第一预设锁相环倍频后的所述差分参考时钟，输入多个第一SerDes IP的差分参考时钟输入，包括：

将所述第一预设锁相环倍频后的所述差分参考时钟，输入所述第一预设锁相环两侧的多个所述第一SerDes IP的差分参考时钟输入；

将所述第二预设锁相环倍频后的所述差分参考时钟，输入多个第二SerDes IP的差分参考时钟输入，包括：

将所述第二预设锁相环倍频后的所述差分参考时钟，输入第二预设锁相环两侧的多个所述第二SerDes IP的差分参考时钟输入。

6.根据权利要求5所述方法，其特征在于，所述将所述第一预设锁相环倍频后的所述差分参考时钟，输入所述第一预设锁相环两侧的多个所述第一SerDes IP的差分参考时钟输入，包括：

将所述第一预设锁相环倍频后的所述差分参考时钟，输入2个所述第一SerDes IP的差分参考时钟输入；并通过2个所述第一SerDes IP的差分参考时钟输入，将所述差分参考时钟输入至第一时钟Buffer进行放大和重整；

将放大和重整后的所述差分参考时钟输入所述其他所述第一SerDes IP的差分参考时钟输入；

所述将所述第二预设锁相环倍频后的所述差分参考时钟，输入第二预设锁相环两侧的多个所述第二SerDes IP的差分参考时钟输入，包括：

将所述第二预设锁相环倍频后的所述差分参考时钟，输入2个所述第二SerDes IP的差分参考时钟输入；并通过2个所述第二SerDes IP的差分参考时钟输入，将所述差分参考时钟输入至第二时钟Buffer进行放大和重整；

将放大和重整后的所述差分参考时钟输入所述其他所述第二SerDes IP。

7.根据权利要求1所述方法，其特征在于，所述交换芯片上集成多个串行器解串器SerDes IP，包括：

所述交换芯片上集成多个第一SerDes IP和相同数量的第二SerDes IP；

所述第二SerDes IP为所述第一SerDes IP沿水平方向镜像得到；

所述第一SerDes IP位于所述交换芯片的上方，所述第一SerDes IP的高速通道线从上方引出；所述第二SerDes IP位于所述交换芯片的下方，所述第二SerDes IP的高速通道线从下方引出。

8.根据权利要求7所述方法，其特征在于，所述第一SerDes IP包括第三SerDes IP和第四SerDes IP；

所述第四SerDes IP的高速通道线为所述第三SerDes IP的高速通道线沿竖直方向镜像得到；所述第三SerDes IP与所述第四SerDes IP位于第一预设锁相环两侧；

所述第二SerDes IP包括第五SerDes IP和第六SerDes IP；所述第六SerDes IP的高速通道线为所述第五SerDes IP的高速通道线沿竖直方向镜像得到；所述第五SerDes IP与所述第六SerDes IP位于第二预设锁相环两侧；所述第三SerDes IP通过水平方向镜像得到所述第五SerDes IP。

9.根据权利要求8所述方法，其特征在于，所述第三SerDes IP有2个，所述第四SerDesIP有4个，所述第五SerDes IP有2个，所述第六SerDes IP有2个；

所述第一预设锁相环的一路输出所述差分参考时钟至2个所述第三SerDes IP的差分参考时钟输入，另一路输出所述差分参考时钟至2个所述第四SerDes IP的差分参考时钟输入，在通过第一时钟Buffer，与2个所述第四SerDes IP的差分参考时钟输入相连；

所述第二预设锁相环的一路输出所述差分参考时钟至2个所述第五SerDes IP的差分参考时钟输入，另一路输出所述差分参考时钟至2个所述第六SerDes IP的差分参考时钟输入，在通过第二时钟Buffer，与2个所述第六SerDes IP的差分参考时钟输入相连。

10.一种电子设备，包括存储器和处理器；

存储器和处理器，所述存储器与所述处理器耦合；

所述存储器存储有程序指令，当所述程序指令由所述处理器执行时，使得所述电子设备执行权利要求1-9任一项所述的方法。

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