KR101702286B1 - 모드 선택적 밸런스드 인코딩된 상호접속부 - Google Patents

모드 선택적 밸런스드 인코딩된 상호접속부 Download PDF

Info

Publication number
KR101702286B1
KR101702286B1 KR1020150091156A KR20150091156A KR101702286B1 KR 101702286 B1 KR101702286 B1 KR 101702286B1 KR 1020150091156 A KR1020150091156 A KR 1020150091156A KR 20150091156 A KR20150091156 A KR 20150091156A KR 101702286 B1 KR101702286 B1 KR 101702286B1
Authority
KR
South Korea
Prior art keywords
data
common mode
encoder
interconnect
encoding
Prior art date
Application number
KR1020150091156A
Other languages
English (en)
Other versions
KR20160013804A (ko
Inventor
마이클 더블유 레디제
올루페미 비 올루와페미
스티븐 에이치 홀
라미레즈 안토니오 젠테노
차이타니아 스리라마
메이너드 씨 팔코너
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160013804A publication Critical patent/KR20160013804A/ko
Application granted granted Critical
Publication of KR101702286B1 publication Critical patent/KR101702286B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Computer Hardware Design (AREA)

Abstract

본원에서 한 장치가 설명된다. 그 장치는 복수의 컨덕터를 포함하는데, 적어도 하나의 컨덕터는 공통 모드 컨덕터이다. 그 장치는 또한 복수의 컨덕터 상에서 전송될 데이터를 인코딩하기 위한 인코더를 또한 포함하는데, 인코딩 매트릭스에 따라 공통 모드 컨덕터의 데이터 속도는 제한되고 다른 컨덕터의 데이터 속도는 최대로 된다.

Description

모드 선택적 밸런스드 인코딩된 상호접속부{MODE SELECTIVE BALANCED ENCODED INTERCONNECT}
본 기술은 전반적으로 컴퓨팅 디바이스의 신호 라인 사이의 크로스토크(crosstalk)를 감소시키기 위한 기술에 관한 것이다. 특히, 본 개시는 최대 대역폭을 갖는 데이터 버스의 신호 라인 사이의 크로스토크를 활용하는 인코딩 기술을 설명한다.
현대의 컴퓨팅 디바이스에서는, 더 작은 디바이스 섀시 안에 통합되는 컴포넌트의 수가 계속 증가하고 있다. 섀시 볼륨이 감소됨에 따라, 컴포넌트 사이의 데이터 버스의 배선 밀도(routing density)도 증가하고, 그 결과 데이터 버스의 신호 라인 사이의 크로스토크 노이즈도 대응하여 증가한다. 크로스토크는 버스 성능을 저하시키는 경향이 있고, 이것은 데이터 버스가 컴포넌트 사이에서 데이터를 성공적으로 전송할 수 있는 데이터 전송률(data rate)을 제한하는 경향이 있다. 데이터 버스에서 크로스토크를 감소시키는 방식 중 하나는 신호 라인 간격을 증가시키는 것이지만, 이것은 달성할 수 있는 소형화의 정도를 제한한다.
도 1은 크로스토크를 감소시키는 시그널링 모듈을 갖는 컴퓨팅 시스템의 한 예의 블록도이다;
도 2는 버스의 구동 및 수신 단(end)에서의 시그널링 모듈의 쌍의 한 예를 도시하는 블록도이다;
도 3은 도 2의 인코더 중 하나와 같은 4입력 인코더(four-input encoder)에 의해 사용되는 인코딩 프로세스의 수학적 표현이다;
도 4는 4개의 상호접속부가 공통 모드 상호접속부에 의해 금지되는 방식으로 인코딩될 때의 공통 모드 효과를 예시하는 4개의 아이 다이어그램(eye diagram)의 도면이다;
도 5(a)는 4입력 인코더에 의해 사용되는 인코딩 매트릭스(W)이다;
도 5(b)는 4입력 인코더용의 인코딩 매트릭스의 한 예이다;
도 6은 디코더에 의해 사용되는 디코딩 프로세스의 도면이다;
도 7(a)는 N입력 인코더에 의해 사용되는 디코딩 매트릭스(I)인데, 여기서 N은 디코더에 커플링된 신호 라인의 수에 대응한다;
도 7(b)는 4입력 디코더용의 디코딩 매트릭스의 한 예이다;
도 8(a)는 최대 속도에서 동작하는 공통 모드 상호접속부를 예시하는 4개의 아이 다이어그램의 도면이다;
도 8(b)는 밸런스드 인코딩된 컨덕터(balanced encoded conductor)를 예시하는 4개의 아이 다이어그램의 도면이다;
도 9는 폭이 넓은 니블 대 니블 간격을 예시한다;
도 10은 폭이 좁은 니블 대 니블 간격을 예시한다;
도 11은 상호접속부의 최대 대역폭을 증가시키기 위한 방법을 요약하는 프로세스 흐름도이다;
도 12는 본 기술에 따른 포워딩된 클록 아키텍쳐(forwarded clock architecture)의 예시이다;
도 13은 전송 물리층의 한 예이다;
도 14는 수신기 물리층의 한 예이다.
본 개시 및 도면 전체에서, 동일한 참조 번호는 동일한 컴포넌트 및 피처를 가리킨다. 1로 시작하는 참조 번호는 도 1에 처음 도시되는 피처를 가리키고, 2로 시작하는 참조 번호는 도 2에 처음 도시되는 피처를 가리키는 등으로 이루어진다.
실시형태의 설명
본원에서 개시되는 주제는, 예를 들면, 마더보드 상의 메모리 버스와 같은, 디지털 시스템의 컴포넌트 사이에서 정보를 전송하기 위한 시그널링 기술에 관련된다. 컴포넌트의 각각은 인코딩 블록을 구비하는 입/출력(Input/Output; I/O) 송신기 및 디코딩 블록을 구비하는 I/O 수신기를 포함할 수 있다. 컴포넌트 사이에서 전송되는 데이터는, 크로스토크의 부정적인 영향이 제거되고 신호 품질이 향상되도록, 인코딩되고 디코딩된다. 본원에서 개시되는 시그널링 기술은, 패키지, PCB(printed circuit board; 인쇄 회로 기판), MCM(multi-chip module; 멀티칩 모듈) 및 MCP(multi-chip package; 멀티칩 패키지) 상에서의 배선 밀도 및 버스 속도 둘 다에서 상당한 증가를 제공한다. 배선 밀도 및 버스 속도를 증가시키는 것은, 더 많은 기능성이 더 작은 볼륨 안으로 설계되는 것을 가능하게 하고 무어의 법칙(Moore's Law)에 따른 컴퓨터 성능의 스케일링을 촉진하는 것을 돕는다.
하기의 설명에서는, 본 기술의 완전한 이해를 제공하기 위해, 다양하고 구체적인 세부 사항, 예컨대 특정한 타입의 프로세서와 시스템 구성, 특정한 하드웨어 구조, 특정한 아키텍쳐의 그리고 마이크로아키텍쳐의 세부 사항, 특정한 레지스터 구성, 특정한 명령 타입, 특정한 시스템 컴포넌트, 특정한 치수/높이, 특정한 프로세스 파이프라인 스테이지와 동작 등의 예가 설명된다. 그러나, 이들 구체적인 세부 사항은 본 기술을 실시하는 데 활용될 필요가 없다는 것이 당업자에게는 명백할 것이다. 다른 예에서, 본 기술을 불필요하게 모호하게 하는 것을 방지하기 위해, 공지의 컴포넌트 또는 방법, 예컨대 특정한 그리고 대안적인 프로세서 아키텍쳐, 설명되는 알고리즘에 대한 특정한 로직 회로/코드, 특정한 펌웨어 코드, 특정한 상호접속부 동작, 특정한 로직 구성, 특정한 제조 기술과 재료, 특정한 컴파일러 구현, 알고리즘의 특정한 코드 표현, 특정한 전력 차단 및 게이팅 기술/로직 및 컴퓨터 시스템의 다른 특정한 동작적 세부 사항은 자세히 설명되지 않는다.
하기의 실시형태가 특정한 집적 회로에서의, 예컨대 컴퓨팅 플랫폼 또는 마이크로프로세서에서의 에너지 절약 및 에너지 효율성을 참조로 설명될 수도 있지만, 다른 실시형태는 다른 타입의 집적 회로와 로직 디바이스에 적용가능하다. 더 나은 에너지 효율성 및 에너지 절약으로부터 또한 이익을 얻을 수도 있는 다른 타입의 회로 또는 반도체 디바이스에 대해, 본원에서 설명되는 실시형태의 유사한 기술 및 교시가 적용될 수도 있다. 예를 들면, 개시되는 실시형태는 데스크탑 컴퓨터 시스템 또는 Ultrabooks®에 한정되지 않는다. 또한, 핸드헬드 디바이스, 태블릿, 다른 씬 노트북, SOC(systems on a chip; 시스템 온 칩) 디바이스, 및 임베딩된 애플리케이션과 같은 다른 디바이스에서 또한 사용될 수도 있다. 핸드헬드 디바이스의 몇몇 예는 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant; 개인 휴대 정보 단말기), 및 핸드헬드 PC를 포함한다. 임베딩된 애플리케이션은 통상적으로 마이크로컨트롤러, DSP(digital signal processor; 디지털 신호 프로세서), 시스템 온 칩, 네트워크 컴퓨터(NetPC), 셋탑 박스, 네트워크 허브, WAN(wide area network; 광역망) 스위치, 또는 하기에서 교시되는 기능 및 동작을 수행할 수 있는 임의의 다른 시스템을 포함한다. 또한, 본원에서 설명되는 장치, 방법, 및 시스템은 물리적 컴퓨팅 디바이스에 한정되는 것이 아니라, 에너지 절약 및 효율성을 위한 소프트웨어 최적화에도 또한 관련될 수도 있다. 하기의 설명에서 쉽게 명백해질 수도 있는 바와 같이, (하드웨어, 펌웨어, 소프트웨어, 또는 그 조합의 어느 것을 참조하든지 간에) 본원에서 설명되는 방법, 장치, 및 시스템의 실시형태는 성능 고려사항과 균형잡힌 "녹색 기술"의 미래에 필수적이다.
컴퓨팅 시스템이 발전함에 따라, 그 내부의 컴포넌트도 더 복잡해지고 있다. 결과적으로, 대역폭 요건이 최적의 컴포넌트 동작에 대해 충족되는 것을 보장하기 위해, 컴포넌트 사이의 커플링 및 통신을 위한 상호접속부 아키텍쳐도 또한 복잡성이 증가하고 있다. 또한, 상이한 시장 부문(market segment)은 시장의 요구에 맞추기 위해 상이한 양태의 상호접속부 아키텍쳐를 요구한다. 예를 들면, 서버는 고성능을 요구하는 반면, 모바일 에코시스템은 때때로 전력 절약을 위해 전체적인 성능을 희생할 수 있다. 여전히, 최대의 전력 절약으로 최고의 가능한 성능을 제공하는 것이 대부분의 패브릭(fabric)의 유일한 목적이다. 이하, 본원에서 설명되는 기술의 양태로부터 잠재적으로 이익을 얻을 수 있을 다수의 상호접속부가 논의된다.
도 1은 모드 선택적 인코딩된 상호접속부(mode selective encoded interconnect)를 인에이블할 수 있는 컴퓨팅 시스템의 한 예의 블록도이다. 컴퓨팅 시스템(100)은, 다른 것들 중에서도, 예를 들면, 모바일 폰, 랩탑 컴퓨터, 울트라북, 데스크탑 컴퓨터, 서버, 또는 태블릿 컴퓨터일 수도 있다. 컴퓨팅 시스템(100)은 저장된 명령을 실행하도록 되어 있는 프로세서(102)뿐만 아니라, 프로세서(102)에 의해 실행가능한 명령을 저장하는 메모리 디바이스(104)를 포함할 수도 있다. 프로세서(102)는 싱글 코어 프로세서, 다중 코어 프로세서, 컴퓨팅 클러스터, 또는 임의의 수의 다른 구성일 수 있다. 프로세서(102)는 CISC(Complex Instruction Set Computer; 복합 명령어 세트 컴퓨터) 또는 RISC(Reduced Instruction Set Computer; 축소 명령어 세트 컴퓨터) 프로세서, x86 명령어 세트 호환 프로세서, 다중 코어, 또는 임의의 다른 마이크로프로세서 또는 중앙 처리 유닛(CPU)으로서 구현될 수도 있다. 몇몇 실시형태에서, 프로세서(102)는 듀얼 코어 프로세서(들), 듀얼 코어 모바일 프로세서(들) 등을 포함한다.
메모리 디바이스(104)는 랜덤 액세스 메모리(예를 들면, SRAM, DRAM, 제로 커패시터(zero capacitor) RAM, SONOS, eDRAM, EDO RAM, DDR RAM, RRAM, PRAM, 등), 판독 전용 메모리(예를 들면, 마스크 ROM, PROM, EPROM, EEPROM, 등), 플래시 메모리, 또는 임의의 다른 적절한 메모리 시스템을 포함할 수 있다. 메모리 디바이스(104)는, 프로세서에 의한 실행시, 본원에서 설명되는 실시형태에 따른 다양한 동작을 수행하도록 프로세서에게 지시하는 컴퓨터 판독가능 명령을 저장하는 데 사용될 수 있다.
컴퓨팅 시스템(100)은 컴퓨터 생성 그래픽(computer generated graphic)을 프로세싱하는 그래픽 프로세서(106)를 또한 포함할 수도 있다. 그래픽 프로세서(106)는 디스플레이(도시되지 않음)로 전송될 그래픽의 생성에 관련된 메모리를 프로세싱하도록 구성된다. 디스플레이는 컴퓨팅 시스템(100)의 빌트인 컴포넌트이거나 또는 컴퓨팅 시스템(100)에 외부에서 연결될 수도 있다. 컴퓨팅 시스템(100)은, 다른 것들 중에서도, 네트워크 인터페이스 컨트롤러, 메모리 스토리지 디바이스, 유저 입력 디바이스와 같은 추가 I/O 디바이스(도시되지 않음)에 대한 접속 및 제어를 위해 사용되는 I/O 허브(108)를 또한 포함할 수 있다. I/O 허브(108)에 커플링된 I/O 디바이스는 컴퓨팅 시스템(100)의 내장형 컴포넌트일 수도 있거나, 또는 컴퓨팅 시스템(100)에 외부에서 연결되는 디바이스일 수도 있다.
컴퓨팅 시스템(100)는 프로세서(102), 메모리(104), 그래픽 프로세서(106), 및 I/O 허브(108) 사이의 통신을 핸들링하는 메모리 컨트롤러 허브(110)를 또한 포함할 수도 있다. 컴퓨팅 시스템(100)의 다양한 컴포넌트 사이의 통신은 다양한 데이터 버스를 통해 수행될 수 있다. 예를 들면, 그래픽 프로세서(106)는 그래픽 버스(112)를 통해 메모리 컨트롤러(110)에 커플링될 수 있다. 메모리(104)는 메모리 버스(114)를 통해 메모리 컨트롤러(110)에 커플링될 수 있다. 프로세서(102)와 메모리 컨트롤러(110) 사이의 데이터 버스는 프론트 사이드 버스(front side bus; 116)로 칭해질 수도 있다. 메모리 컨트롤러(110)와 I/O 허브(108) 사이의 데이터 버스는 내부 버스(118)로 칭해질 수도 있다.
몇몇 실시형태에서, 프로세서(102), 그래픽 프로세서(106), 메모리 디바이스(104), 메모리 컨트롤러(110), 및 I/O 허브(108)는 마더보드에 커플링된 별개의 집적 회로 칩일 수도 있다. 몇몇 실시형태에서, 프로세서(102), 그래픽 프로세서(106), 메모리 디바이스(104), 메모리 컨트롤러(110), 및 I/O 허브(108) 중 하나 이상은 MCM(다중칩 모듈), MCP(다중칩 패키지), 또는 SOC(시스템 온 칩)에 포함될 수도 있다. 특정한 구현의 설계적 고려사항에 따라, 버스(112, 114, 116, 118) 중 하나 이상의 버스의 신호 라인은, 적어도 부분적으로, 하나 이상의 회로 보드 상에 배치될 수도 있다.
컴퓨팅 시스템(100)은 각각의 버스에 커플링된 컴포넌트 사이의 디지털 통신을 가능하게 하는 시그널링 모듈(120)을 또한 포함한다. 각각의 시그널링 모듈(120)은 디지털 신호를 수신하고 다양한 버스의 신호 라인 상에서 전파하는 전압 신호를 생성한다. 하기에 더 설명되는 바와 같이, 전압 신호는 데이터 버스의 신호 라인 사이의 크로스토크의 영향을 감소시키는 방식으로 시그널링 모듈에 의해 인코딩된다. 각각의 시그널링 모듈(120)은 싱글 엔드 통신을 사용하는 데이터 버스를 통해 데이터를 전송하는 컴퓨팅 디바이스(100)의 임의의 컴포넌트에 커플링되거나 그 임의의 컴포넌트 내에 포함될 수도 있다. 예를 들면, 시그널링 모듈은, 다른 것들 중에서도, 프로세서(102), 그래픽 프로세서(106), 메모리 디바이스(104), 메모리 컨트롤러(110), 및 I/O 허브(108)에 포함될 수도 있다.
도 1의 블록도는, 컴퓨팅 시스템(100)이 도 1에 도시된 모든 컴포넌트를 포함해야 한다는 것을 나타내도록 의도된 것이 아님이 이해되어야 한다. 대신, 컴퓨팅 시스템(100)은 도 1에 예시되지 않은 추가적인 컴포넌트 또는 더 적은 컴포넌트를 포함할 수 있다. 또한, 컴포넌트는, 도 1에 도시된 시스템 아키텍쳐를 포함하는 임의의 적절한 시스템 아키텍쳐 또는 컴포넌트 사이의 싱글 엔드 통신을 가능하게 하기 위해 데이터 버스를 사용하는 임의의 다른 적절한 시스템 아키텍쳐에 따라 서로 커플링될 수도 있다. 예를 들면, 본 기술의 실시형태는, SOC(시스템 온 칩) 및 다중칩 모듈과 같은, 울트라 컴팩트 폼팩터 디바이스를 포함하는 임의의 적절한 전자 디바이스에서 구현될 수 있다. 또한, 실시형태는, 한 지점에서 다른 지점으로 디지털 정보를 전달하는 데 사용되는 컴퓨터의 내부 또는 외부의 임의의 전기적 케이블에 대해 사용될 수 있을 것이다. 예를 들면, 본 기술의 실시형태는 디스크 드라이브를 연결하는 데 사용될 수도 있다.
도 2는 버스의 구동 및 수신 단에서의 시그널링 모듈의 쌍의 한 예를 도시하는 블록도이다. 구체적으로는, 도 2는 N개의 신호 라인을 포함하는 데이터 버스(200)를 통해 통신적으로 커플링된 2개의 시그널링 모듈(120)을 도시하는데, 여기서 N은 2, 4, 16, 32, 64, 또는 128을 포함하지만 이들에 제한되지 않는 임의의 적절한 수일 수 있다. 몇몇 실시형태에서, 신호 라인은 적어도 부분적으로 회로 보드 상에 배치된 스트립 라인(strip line) 또는 마이크로스트립 라인이다. 몇몇 실시형태에서, 신호 라인은, 적어도 부분적으로, SOC, 다중칩 모듈 또는 하나 이상의 케이블 내에 배치된다. 또한, 몇몇 실시형태에서, 버스(200)는 크로스토크가 있는 인코딩 버스(crosstalk harnessed encoding bus)이다. 본 설명의 목적을 위해, 시그널링 모듈(120)은 본원에서 송신 모듈(202)과 수신 모듈(204)로 지칭된다. 명확화를 위해, 송신 모듈(202)은 송신에 사용되는 컴포넌트를 포함하는 것으로 도시되고, 한편 수신 모듈(204)은 수신에 사용되는 컴포넌트를 포함하는 것으로 도시된다. 그러나, 몇몇 실시형태에서는, 데이터 버스를 통한 데이터의 송신 및 수신 둘 다를 위한 컴포넌트를 각각의 시그널링 모듈(120)이 포함할 것임을 알 수 있을 것이다.
송신 모듈(202)은 버스(200)를 통해 송신될 데이터를 인코딩하기 위한 하나 이상의 인코더(206)를 포함한다. 인코더(206)는 전자 컴포넌트(도시되지 않음)로부터 디지털적으로 인코딩된 데이터를 수신하기 위한 다수의 디지털 입력을 포함한다. 인코더로의 디지털 입력은 도 2에서 "데이터 A" 내지 "데이터 N"으로 칭해진다. 인코더(206)의 출력은 복수의 송신기(208)에 커플링되는데, 복수의 송신기(208)의 각각은 인코더(206)로부터 신호를 수신하고 대응하는 전압 신호를 그 각각의 신호 라인 상에서 송신한다. 인코더(206)는 버스(200)를 통해 송신되는 데이터를, 크로스토크의 부정적인 영향이 제거되고 신호 품질이 향상되는 방식으로, 인코딩한다. 몇몇 경우에서, 인코딩은 니블 대 니블 기반(nibble-by-nibble basis)으로 수행된다. 버스(200) 상으로 구동되는 결과적인 파형은 N개의 전압 레벨로 구성되는데, 여기서 N은 2보다 더 크다. 따라서, 결과적인 파형은 전통적인 이진 파형의 것보다 더 많은 전압 레벨을 포함한다. 예를 들면, 4개의 신호 라인이 인코딩되는 시나리오에서, N=4이고 4개의 전압 레벨이 버스 상에서 구동될 수도 있다.
수신 모듈(204)은 신호 라인의 각각에 커플링되는 수신기(210)를 포함한다. 각각의 수신기(210)는 송신 모듈(202)의 각각의 송신기(208)에 의해 송신되는 아날로그 신호를 수신하고 각각의 디코더(212)로 입력 신호를 제공한다. 디코더(212)는 데이터 버스(200)를 통해 송신되는 데이터를 디코딩하고 디지털 데이터를 수신용 전자 컴포넌트(도시되지 않음)로 송신한다. 수신 모듈(204)의 각각의 디코더(212)는 송신 모듈(202)의 각각의 인코더(206)와 쌍을 이룬다. 수신기(210)는 수신기에 대한 입력에서 4개의 전압 레벨을 단위 인터벌(unit interval; UI)당 1회 샘플링하는 것에 의해 데이터를 디코딩할 수 있고, 이진 비트 스트림을 복원하기 위해, 인코딩 매트릭스(W)에 의존하는 특성을 갖는 룩업 테이블을 사용한다.
도 2에 도시된 바와 같이, 각각의 인코더(206)는 데이터 버스(200)의 신호 라인 중 4개를 제어할 수 있다. 그러나, 몇몇 실시형태에서는, 각각의 인코더(206)는, 데이터 버스(200)의 신호 라인의 총 수까지의 임의의 적절한 수의 신호 라인을 제어할 수 있다. 몇몇 실시형태, 예컨대 도 2에 도시된 실시형태에서는, 데이터 버스(200)는 다수의 인코더/디코더 쌍 사이에서 분할된다. 몇몇 실시형태에서, 송신 모듈은 단일의 인코더(206)를 포함하고 수신 모듈은 단일의 디코더(212)를 포함한다.
본 설명 전체에 걸쳐, 본 기술을 설명하기 위한 기준점(reference point)으로서 기능하는 노드에 대해 참조할 수도 있다. 구체적으로는, 노드 A는 송신 모듈(202)의 송신기(208)의 출력을 지칭하고, 노드 B는 수신 모듈(204)의 수신기(210)의 입력을 지칭하고, 노드 C는 수신 모듈(204)에서의 디코더(212)의 디지털 출력을 지칭한다.
하기에 더 설명되는 바와 같이, 단일의 인코더(206)에 대한 데이터 입력(예를 들면, 데이터 A 내지 데이터 D)은, 이웃 신호 라인으로부터의 크로스토크가 각각의 신호 라인을 통해 송신되는 신호의 일부가 되도록, 인코딩된다. 몇몇 실시형태에서, 인코더(206)는 인코딩 매트릭스를 사용해서 송신되는 라인 전압을 생성하기 위해, 그 결과 특정 신호 라인 상에서 구동되는 라인 전압은 인코더(206)로의 모든 디지털 입력의 가중된 합이 된다. 인코딩은, 디코딩시 이웃 라인으로부터의 크로스토크가 각각의 신호 라인 상의 신호의 일부가 되고 원래의 신호로 디코딩되도록, 각 신호 라인 상의 전압 파형을 조정한다. 몇몇 실시형태에서, 디코더(212)는, 인코딩 매트릭스의 전치 매트릭스(transpose) 또는 역 매트릭스(inverse)인 디코딩 매트릭스를 사용하여, 수신된 라인 전압을 디코딩한다. 예로서, 4개의 데이터 인코딩 신호 라인(data encoded signal line)(라인 1 내지 라인 4)은, 3개의 밸런스드 인코딩된 컨덕터 및 하나의 공통 모드 컨덕터를 갖는 4개의 컨덕터로서 간주될 수 있다. 공통 모드에서 동작하는 하나의 컨덕터를 구비하는 것의 영향은, 이 하나의 컨덕터가, 밸런스드 인코딩(balanced encoding)을 갖는 나머지 컨덕터와 비교하여, 더 낮은 최대 데이터 전송률을 가질 것이라는 것이다.
도 3은 도 2의 인코더(206) 중 하나와 같은 4입력 인코더에 의해 사용되는 인코딩 프로세스의 수학적 표현이다. 도 3의 도면(300)은 다수의 데이터 입력(데이터 A 내지 데이터 D)을 도시하는데, 이들은 도 2에 도시된 동일한 이름의 4개의 데이터 입력과 대응한다. 도 3의 도면(300)은 라인 1 전압 및 라인 2 전압으로 칭해지는 다수의 출력 라인 전압을 또한 도시한다. 라인 1 전압은 도 2에서 "라인 1"로 칭해지는 신호 라인 상에서 구동되는 전압을 나타내고, 라인 2 전압은 도 2에서 "라인 2"로 칭해지는 신호 라인 상에서 구동되는 전압을 나타낸다. 4입력 인코더는 라인 3 전압과 라인 4 전압(도시되지 않음)을 또한 포함할 것임을 알 수 있을 것이다.
도 3에 도시된 바와 같이, 인코더는 가중 로직(weighting logic) 및 합산 로직(summing logic)을 포함할 수도 있다. 데이터 A 내지 데이터 D는 인코더의 입력에서의 이진 전압 레벨(예를 들면, 1과 0)이다. 각각의 라인 전압에 대해, 인코더는 특정된 가중 파라미터(Wij)(302)에 따라, 4개의 데이터 입력(데이터 A 내지 데이터 D)의 각각에 가중치를 부여하고, 가중된 입력은 그 다음 합산기(304)에 의해 더해진다. 각 합산기(304)의 출력은 대응하는 라인 전압을 구동하도록 송신기를 제어하는 데 사용된다. 입력 데이터를 인코딩한 후, 라인 전압의 각각은 인코더에 커플링된 데이터 입력의 각각의 가중된 합에 비례할 것이다.
도 3에 도시된 바와 같이, 인코딩은 빅팀(victim) 및 어그레서(aggressor) 라인으로부터의 입력 데이터 정보의 가중된 합에 기초한다. 본 설명의 목적을 위해, 용어 "어그레서 라인"은 크로스토크 노이즈의 소스를 지칭하고, 용어 "빅팀 라인"은 크로스토크 노이즈의 수신기를 지칭한다. 인코딩 매트릭스는, 어그레서 라인으로부터 빅팀 라인으로 커플링되는 노이즈가 신호의 일부가 되어 크로스토크의 부정적인 속성을 제거하게 되도록, 구성된다. 입력 데이터 정보는 입력 이진 데이터 스트림(논리 1과 0) 또는 그들의 사전 구동된 전압 값 중 어느 하나로 구성될 수도 있다. 이런 방식에서, 가중 파라미터 또는 가중 인자는, 경감되어야 할 정도로 큰 크로스토크를 갖고 있는 컨덕터의 수에 따라 달라진다. 가중치(Wij)는 각각의 입력에 대해 고유할 수도 있고 고려되는 각각의 빅팀 라인에 대한 고유한 세트일 수도 있다. 아래첨자 i와 j는 빅팀 라인 번호와 어그레서 라인 번호를 각각 나타낸다. 가중 파라미터(Wij)(302)는, 매트릭스 형태로 모인 가중 파라미터를 각각 도시하는 도 5(a) 및 도 5(b)와 관련하여, 사전 정의된 가중 방식에 따라 특정될 수도 있다.
도 3에 도시된 프로세스는, 로직 회로, 컴퓨터 판독가능 명령을 실행하도록 구성된 하나 이상의 프로세서 등을 포함하는 임의의 적절한 하드웨어에서 구현될 수도 있다. 또한, 도 3이 4입력 인코더의 도면을 도시하지만, 동일한 기술은 임의의 적절한 수의 데이터 입력을 갖는 인코더에서 사용될 수도 있다.
도 4는 4개의 상호접속부가 공통 모드 상호접속부에 의해 금지되는 방식으로 인코딩될 때의 공통 모드 효과를 예시하는 4개의 아이 다이어그램(400)의 도면이다. 본원에서 사용되는 바와 같이, 각각의 상호접속부는 컨덕터를 포함하는데, 여기서 각각의 컨덕터는 신호를 전달하는 신호 라인을 포함한다. 특히, 라인 1, 라인 2, 라인 3, 및 라인 4의 각각에 대한 아이 다이어그램이 도시된다. 아이 패턴이라고도 하는 아이 다이어그램은 디지털 신호의 품질을 평가하기 위한 툴이다. 오픈 아이 패턴(open eye pattern)은 낮은 레벨의 신호 왜곡을 나타낸다. 아이 다이어그램의 닫힘(closure)은 크로스토크 및 다른 요인에 기인하는 파형의 왜곡을 나타낸다. 아이 다이어그램의 x축은 단위 인터벌(UI)을 나타내고, 한편 y축은 진폭을 나타낸다.
4개의 시뮬레이팅된 아이 다이어그램(400)의 각각은, 1인치 길이의 송신 라인과 조밀한 배선(dense routing)을 갖는 초당 8기가전송의(GT/s) 데이터 전송률의 버스에서 디코더(212)의 출력에서(도 2, 노드 C에서) 포착된 긴 의사랜덤 비트 스트림의 신호 품질을 나타낸다. 예시된 바와 같이, 라인 1은, 나머지 3개의 상호접속부와 비교하여 더 낮은 대역폭에서 동작하는 공통 모드 상호접속부이다. 초당 8기가비트(Gb/s)에서, 라인 1에 대한 아이 다이어그램은 크로스토크와 다른 요인에 기인하여 상당히 닫힌다. 라인 2, 라인 3, 및 라인 4가 공통 모드 상호접속부인 라인 1에 의해 지시된 최소 주파수에서 동작하도록 강제되는 경우, 라인 1과 비교하여 더 많이 열려 있는 라인 2, 라인 3 및 라인 4에 대응하는 아이 다이어그램에 의해 예시된 바와 같이, 대역폭의 많은 부분이 사용되지 않을 것이다. 또한, 상당한 데이터 전송률의 성능 증가가 실현되지 않을 것이다.
더 높은 데이터 스루풋을 획득하기 위해, 라인 2, 라인 3 및 라인 4는 공통 모드 신호 라인 1의 낮은 스루풋에 의해 제한되지 않는다. 특히, 공통 모드 신호는 감소된 데이터 전송률 라인으로서 사용하는 반면, 공통 모드 신호 라인 이외의 라인에는 인코딩 매트릭스를 사용해서 밸런스드 인코딩이 적용될 수 있다. 몇몇 실시형태에서, 공통 모드 상호접속부는 측대역 신호(sideband signal)와 같은 느린 속도의 통신에 대해 사용될 수 있다.
도 5(a)는 4입력 인코더가 사용하는 인코딩 매트릭스(500)(W)이다. 인코딩 매트릭스(500)가 4입력 인코딩 매트릭스로서 설명되지만, 임의의 수의 입력이 사용될 수도 있다. 예를 들면, 인코딩 매트릭스는 N입력 인코더일 수도 있는데, 여기서 N은 인코더에 의해 제어되는 신호 라인의 수에 대응한다. 인코딩 매트릭스는 인코더에 의해 수신되는 디지털 데이터를 인코딩하는데 사용되는 가중 파라미터의 매트릭스이다. 인코딩 매트릭스의 사이즈는 인코더에 의해 제어되는 신호 라인의 수에 의존할 것이다. 가중 파라미터(Wij)는, 인코더로의 디지털 데이터 입력이 디코더에 의해 재생될 수 있다는 것을 여전히 보장하면서 인코더에 의해 제어되는 각 신호 라인 사이의 크로스토크가 감소되도록, 특정될 수도 있다.
가중 파라미터는 부호가 있는 실수, 복소수, 또는 정수일 수도 있으며, 크로스토크가 최소화되도록 그리고 송신기 및 수신기의 전압 한계가 위배되지 않도록 선택된다. 일단 데이터가 라인을 가로질러 송신되면, 크로스토크는 신호에서 효과적으로 제거되고 이진 데이터가 복원될 수 있다. 크로스토크를 최소화하기 위해, 가중 파라미터는 특정한 규칙에 따라 특정될 수 있다. 그러나, 가중 매트릭스는 공통 모드 신호의 최저 데이터 전송률에 의해 제한되지 않는다. 대신, 공통 모드 신호는 감소된 데이터 전송률 라인으로서 사용하는 반면, 인코딩 매트릭스로부터 밸런스드 인코딩을 갖는 신호 라인들은 최대 데이터 전송률로 동작하도록, 가중치가 적용된다. 몇몇 실시형태에서, 지정된 공통 모드 신호 라인은 측대역 신호와 같은 느린 속도의 통신에 대해 사용될 수 있다. 공통 모드 신호는 인코딩 매트릭스에서 동일한 부호(양이거나 음)를 갖는 가중 인자에 대응한다. 밸런스드 인코딩된 신호는 인코딩 매트릭스에서 동일한 크기의 가중 인자를 갖는다.
도 5(b)는 4입력 인코더용의 인코딩 매트릭스의 한 예이다. 인코딩 매트릭스의 첫 번째 칼럼은, 이 칼럼의 각각의 값이 동일한 부호를 갖기 때문에, 공통 모드 신호에 대응한다. 이 경우, 공통 모드 신호에 대응하는 각각의 값은 양이다. 나머지 칼럼의 값은 부호가 변하는 동일한 크기를 갖는다. 나머지 칼럼은 밸런스드 인코딩을 나타낸다. 따라서, 인코딩 매트릭스(502)에 의해 표현되는 4개의 상호접속부는 동등한 양과 음의 가중 인자를 갖는 3개의 밸런스드 인코딩된 상호접속부, 및 모두 양 또는 음인 가중 인자를 갖는 하나의 공통 모드 상호접속부를 구비한다. 4입력 인코딩 매트릭스는 도 2에 도시되고 도 3에서 표현된 4입력 인코더(206)에서 사용될 수 있다. 인코딩 매트릭스(W)를 포함하는 값은 임의의 적절한 값일 수 있으며 도 5(b)의 예에 도시된 바와 같이 동일할 필요는 없음에 유의해야 한다.
도 6은 디코더에 의해 사용되는 디코딩 프로세스의 도면이다. 구체적으로는, 도 6은 도 2 및 도 3의 인코더(206)와 쌍을 이루는 디코더(212)에 의해 사용되는 디코딩 프로세스의 수학적 표현이다. 도 2의 도면(600)은 다수의 라인 전압 입력(라인 1 내지 라인 4)을 도시하는데, 이들은 도 2에서 도시된 동일한 이름의 신호 라인과 대응한다. 도 6의 도면(600)은 데이터 A 및 데이터 B로 칭해지는 다수의 데이터 출력을 또한 도시한다. 데이터 A 및 데이터 B 출력은 도 2에 도시된 동일한 이름의 데이터 출력을 나타낸다. 도 6의 4출력 디코더는 데이터 C 출력 및 데이터 D 출력(도시되지 않음)을 또한 포함할 것임을 알 수 있을 것이다.
도 6에 도시된 바와 같이, 디코더는 가중 로직 및 합산 로직을 포함할 수도 있다. 각각의 데이터 출력에 대해, 디코더는 데이터 버스를 통해 수신되는 4개의 라인 전압의 각각에 대해, 특정된 가중 파라미터(Iij)(602)에 따라 가중치를 부여하고, 그 다음 가중된 라인 전압은 합산기(604)에 의해 더해진다. 각각의 신호 라인으로부터의 라인 전압은 대응하는 가중 항(weighting term)(Iij)에 의해 승산된다. 아래첨자 i와 j는 빅팀 라인 번호와 어그레서 라인 번호를 각각 나타낸다. 각각의 합산기(604)의 출력은 대응하는 디지털 데이터 출력을 생성하기 위해 사용된다. 라인 전압 데이터를 디코딩한 이후, 데이터 출력의 각각은 디코더에 커플링된 라인 전압의 각각의 가중된 합에 비례할 것이다. 데이터 A로 칭해지는 디코더 출력은 데이터 버스의 송신측에서 대응하는 인코더에 입력되었던 디지털 데이터(도 2 및 도 3 둘 다에서 데이터 A로 또한 칭해짐)를 나타낸다. 가중 파라미터(Wij)(602)는, 도 7(a) 및 도 7(b)와 관련하여 하기에 더 설명되는 사전 정의된 가중 방식에 따라 특정될 수도 있다.
도 6에 도시된 프로세스는, 로직 회로, 컴퓨터 판독가능 명령을 실행하도록 구성된 하나 이상의 프로세서 등을 포함하는 임의의 적절한 하드웨어에서 구현될 수도 있다. 또한, 도 6이 4출력 디코더의 도면을 도시하지만, 동일한 기술은 임의의 적절한 수의 데이터 출력을 갖는 디코더에서 사용될 수도 있다.
도 7(a)는 N입력 인코더에 의해 사용되는 디코딩 매트릭스(I)인데, 여기서 N은 디코더에 커플링된 신호 라인의 수에 대응한다. 디코딩 매트릭스는 디코더에 의해 수신되는 라인 전압을 디코딩하기 위해 사용되는 가중 파라미터의 매트릭스이다. 인코딩 매트릭스의 사이즈는 디코더에 의해 제어되는 신호 라인의 수에 의존할 것이다. 디지털 데이터가 디코더에 의해 재생될 수 있는 것을 보장하기 위해, 가중 파라미터(Iij)는, 디코딩 매트릭스(I)가 인코딩 매트릭스(W)의 전치 매트릭스 또는 역 매트릭스이도록 특정될 수도 있다. 디코딩 프로세스는 인코딩 프로세스의 동작의 역이다. 디코딩 프로세스 이후에, 인코딩된 라인 전압은 다시 이진 전압으로 변환되고 디지털 비트 스트림은 복원된다.
도 7(b)는 4입력 디코더용의 디코딩 매트릭스의 한 예이다. 4입력 디코딩 매트릭스는, 0.25의 스케일링 인자에 의해 승산된, 도 5(b)에 도시된 인코딩 매트릭스의 역 매트릭스이다(또한 이 특수한 경우에 대해 전치 매트릭스이다). 몇몇 경우에서, 인코딩 매트릭스의 역 매트릭스는 인코딩 매트릭스의 전치 매트릭스와 동일하다. 그러나, 디코딩 매트릭스가 인코딩 매트릭스의 역 매트리스인 경우에서는 이것은 항상 그런 것은 아니다. 추가적으로, 0.25의 스케일링 인자가 본 예에서 사용되지만, 특정 구현의 설계적 고려사항에 따라, 디코딩 매트릭스는 임의의 적절한 스케일링 인자를 사용할 수 있다는 것을 알 수 있을 것이다. 4입력 인코딩 매트릭스는 도 2에 도시되고 도 6에서 표현된 4입력 디코더(206)에서 사용될 수 있다.
도 8(a)는 최대 속도에서 동작하는 공통 모드 상호접속부를 예시하는 4개의 아이 다이어그램(800)의 도면이다. 특히, 라인 1은 8 Gb/S의 공통 모드 한계에서 동작한다. 라인 1, 라인 2, 라인 3, 및 라인 4를 포함하는 버스가 모든 라인이 8 Gbps의 동일한 데이터 전송률에서 동작하게 하면, 그 버스에 대한 최대 대역폭은 32 Gb/s이다. 몇몇 경우에서, 밸런스드 인코딩된 상호접속부의 최대 데이터 전송률 또는 최대 대역폭은 송신되는 데이터의 무결성이 유지되는 전송률 또는 대역폭이다.
도 8(b)는 밸런스드 인코딩된 컨덕터를 예시하는 4개의 아이 다이어그램(85)의 도면이다. 특히, 라인 2, 라인 3, 및 라인 4는 24 Gb/s에서 각각 동작할 수 있는 밸런스드 인코딩된 상호접속부이다. 밸런스드 인코딩된 상호접속부가 24 Gb/s에서 동작하는 경우에도, 공통 모드 라인 1의 아이(eye)는 열린 채이고 8 Gb/s에서 데이터를 송신할 수 있다. 이것은 80 Gb/s의 총 스루풋으로 나타나고 그리고 밸런스드 인코딩된 상호접속부가 없이 동작하는 것보다 2.5배의 향상으로 나타나게 된다.
단일 버스 상에서의 더 높은 스루풋 외에, 본 기술은 광폭의 조밀하게 배선된 버스에 또한 적용될 수 있다. 도 9는 폭이 넓은 니블 대 니블 간격을 예시한다. 본원에서 사용되는 바와 같이, 니블은 위에서 설명된 바와 같이 함께 인코딩될 신호 라인의 그룹화(grouping)이다. 각각의 니블은 N개의 신호 라인을 구비할 수 있는데, 여기서 N은 2, 4, 16, 32, 64, 또는 128을 포함하지만 이들에 제한되지 않는 임의의 적절한 수일 수 있다. 몇몇 실시형태에서, 신호 라인은 적어도 부분적으로 회로 보드 상에 배치된 스트립 라인 또는 마이크로스트립 라인이다. 회로 보드(902)는 제1의 니블(904)과 제2의 니블(906)을 포함한다. 회로 보드가 설명되지만, 본 기술은 케이블, 플렉시블 인쇄 회로 기판, 커넥터 등에 대해서도 구현될 수 있다. 제1의 니블(904)은 라인 1, 라인 2, 라인 3, 및 라인 4를 포함한다. 제2의 니블(906)은 라인 5, 라인 6, 라인 7, 및 라인 8을 포함한다. 또한, 제1의 니블(904)과 제2의 니블(906) 사이의 간격은 24밀(mil)이다. 합해서, 제1의 니블(904)과 제2의 니블(906)은 한 바이트의 데이터를 전송할 수 있다.
그 바이트의 각각의 니블은 공통 모드에서 동작하는 하나의 상호접속부를 구비한다. 이 예의 목적을 위해, 제1의 니블(904)의 라인 1과 제2의 니블(906)의 라인 5 각각이 공통 모드 상호접속부이다. 또한, 이 예의 목적을 위해, 이 예에서의 컨덕터의 폭은 라인 1, 라인 2, 라인 3, 및 라인 4 사이에 4밀의 간격을 갖는 4밀이다. 또한, 라인 5, 라인 6, 라인 7, 및 라인 8 사이에 4밀의 간격이 존재하며, 제1의 니블(904)과 제2의 니블(906) 사이에 24밀(니블의 각 라인 사이의 폭의 6배)의 폭이 넓은 간격이 존재한다.
대응하는 아이 다이어그램은 라인 1 및 라인 5가 공통 모드에서 동작하는 8비트 크로스토크 인코딩 버스에서의 각 상호접속부의 성능을 예시한다. 8 Gb/s에서, 이 시뮬레이션 상태의 경우, 아이는 모든 상호접속부에 대해 열려있고, 공통 모드 신호에 대응하는 아이는 거의 닫혀 있다. 도 9는 니블 사이의 간격 증가에 기인한 상당한 밀도 감소 및 공통 모드 신호에 기인한 데이터 전송률 제한을 예시한다. 그러나, 밀도는 스루풋 및 완전히 밸런스드 인코딩(full balanced encoding)을 조정하는 것에 의해 증가될 수 있다.
도 10은 폭이 좁은 니블 대 니블 간격을 예시한다. 도 9와 유사하게, 회로 보드(1002)는 제1의 니블(1004)과 제2의 니블(1006)을 포함한다. 제1의 니블(1004)은 라인 1, 라인 2, 라인 3, 및 라인 4를 포함한다. 제2의 니블(1006)은 라인 5, 라인 6, 라인 7, 및 라인 8을 포함한다. 또한, 제1의 니블(1004)과 제2의 니블(1006) 사이의 간격은 4밀이다.
그 바이트의 각각의 니블은 공통 모드에서 동작하는 하나의 상호접속부를 구비한다. 이 예의 목적을 위해, 제1의 니블(1004)의 라인 1과 제2의 니블(1006)의 라인 5 각각이 공통 모드 컨덕터이다. 또한, 이 예의 목적을 위해, 이 예에서의 컨덕터의 폭은 라인 1, 라인 2, 라인 3, 및 라인 4 사이에 4밀의 간격을 갖는 4밀이다. 또한, 라인 5, 라인 6, 라인 7, 및 라인 8 사이에 4밀의 간격이 존재하며, 제1의 니블(1004)과 제2의 니블(1006) 사이에 4밀(니블의 각 라인 사이의 폭과 동일)의 폭이 좁은 간격이 존재한다.
밀도를 증가시키기 위해, 각 니블 사이의 간격이 감소되었다. 이것이 버스의 밀도를 증가시킬 수 있지만, 라인 1 및 라인 5의 공통 모드 신호는 도 10의 대응하는 아이 다이어그램에 의해 예시된 바와 같이 닫힌 아이를 갖는다. 닫힌 아이는 니블 사이의 원치 않는 크로스토크에 기인한다. 그러나, 밸런스드 선택적 인코딩을 통해, 데이터 전송률은, 배선 밀도를 증가시면서 아이를 개방하도록, 공통 모드 컨덕터 상에서 감소될 수 있다. 몇몇 경우에서, 배선 밀도는 62%만큼 증가된다.
도 11은 버스의 최대 대역폭을 증가시키기 위한 방법을 요약하는 프로세스 흐름도이다. 그 방법(1100)은 도 1에 도시된 시그널링 모듈과 같은 하나 이상의 시그널링 모듈에 의해 수행될 수 있다. 그 방법(1100)은 시그널링 모듈에, 예를 들면, 도 2에 도시된 인코더(206) 및 디코더(212)에 포함된 로직에 의해 구현될 수도 있다. 그 로직은, 로직 회로부 또는 비일시적 컴퓨터 판독가능 매체에 저장된 명령을 실행하도록 구성되는 하나 이상의 프로세서와 같은 하드웨어에서 구체화된다. 그 방법은 블록 1102에서 시작할 수도 있는데, 여기서는 복수의 데이터 비트가 인코더에 의해 수신된다. 데이터 비트는 병렬로 수신되는데, 이것은 각각의 데이터 비트가 거의 동시에 수신되고 각각의 데이터 비트가 상이한 데이터 스트림에 대응한다는 것을 의미한다.
블록 1104에서, 데이터 비트의 일부는 밸런스가 맞춰진 형태로 가중된다. 예를 들면, 밸런스드 인코딩된 상호접속부에 대응하는 데이터 비트의 부분은 동등한 양 또는 음의 가중 인자에 의해 가중된다. 공통 모드 상호접속부에 대응하는 데이터 비트는 모두 양이거나 모두 음인 가중치에 의해 가중된다. 위에서 논의된 바와 같이, 인코딩 매트릭스는, 인코딩 매트릭스의 임의의 두 칼럼 사이의 내적(dot product)이 0이고 인코딩 매트릭스의 각 칼럼의 제곱의 합이 0이 아닌 매트릭스일 수도 있다. 인코딩 매트릭스의 값은 데이터 비트의 일부가 균형이 맞춰진 형식으로 가중되게 할 수도 있다. 블록 1106에서, 밸런스드 인코딩된 상호접속부에 대응하는 데이터 비트는 최대 데이터 전송률로 송신된다. 공통 모드 상호접속부에 대응하는 데이터 비트는 제한된 데이터 전송률로 송신될 수도 있다. 제한된 데이터 전송률은 밸런스드 인코딩된 신호 라인보다 더 느린 속도일 수도 있다. 몇몇 경우에서, 밸런스드 인코딩된 신호 라인은 최대 대역폭에서 동작할 것이다.
몇몇 실시형태에서, 가중된 데이터는 합산될 수도 있다. 합산된 가중된 데이터는 신호 라인을 통해 송신될 신호 레벨을 생성하기 위해 사용될 수도 있다. 예를 들면, 인코더는 송신기를 제어하기 위해 사용되는 제어 신호를 생성하기 위해 합산의 결과를 사용할 수 있고, 결과적으로, 송신되는 신호는 인코더로의 입력 각각의 가중된 합에 비례하게 된다. 신호 레벨은 신호 라인을 통해 송신되고, 신호 레벨은 인코더에 의해 제어되는 각각의 신호 라인에 대해 병렬로 송신될 수 있어서, 결과적으로, 생성되는 각각의 신호 레벨은 인코딩 매트릭스로부터의 상이한 칼럼의 가중 파라미터를 사용하여 생성될 것이다.
복수의 신호는 버스를 통해 송신된 이후에 수신될 수도 있다. 복수의 신호는, 위에서 설명된 바와 같은 프로세스에 후속하여 인코더에 의해 송신되었던 신호일 수 있다. 디코더에서, 복수의 신호의 각각은 가중 파라미터에 의해 승산되어 가중 데이터를 생성할 수도 있다. 가중 파라미터는, 인코더에 의해 사용되는 인코딩 매트릭스의 전치 매트릭스인 디코딩 매트릭스로부터 획득될 수도 있다. 그 다음, 가중 데이터는 합산되어, 수신된 데이터 비트를 생성할 수도 있다. 수신된 데이터 비트는 인코더에 의해 수신되는 데이터 비트 중 하나와 동일한 값을 가질 것이다. 각 신호 라인으로부터의 데이터는 병렬로 디코딩될 수도 있다. 프로세스의 끝에서, 인코더에 의해 수신되는 데이터 비트의 각각은 디코더에 의해 재생될 것이다.
추가적으로, 밸런스드 인코딩된 신호를 포함하는 버스의 배선 밀도는, 열린 수신 아이(open received eye)를 갖기에 충분히 느린 속도에서 공통 모드 상호접속부가 작동하는 것을 가능하게 하는 것에 의해, 니블 대 니블 크로스토크의 바람직하지 않은 영향을 극복할 수 있다. 다시 말하면, 배선 밀도는 공통 모드 상호접속부의 데이터 속도를 감소시키는 것에 의해 증가될 수 있는데, 공통 모드 상호접속부 상에서의 이러한 데이터는 디코더에서 디코딩될 때 온전하다.
도 12는 본 기술에 따른 포워딩된 클록 아키텍쳐(1200)의 예시이다. 링크 클록 소스는 PHY 층의 AFE(Analog Front End; 아날로그 프론트 엔드)에서의 I/O PLL(1202)로부터 유도될 것이다. 느린 속도의 신호에 대해 선택된 데이터 전송률에 따라, 간단한 클록 디바이더(clock divider)가 충분한 성능을 제공할 수도 있다. 링크 초기화 및 제어 정보를 위해 상호접속부가 측대역 신호를 필요로 하면, 이 해결책은 언코어 클록(uncore clock)이 저주파 모드에서 측대역을 작동시키는 것을 허용할 것이다.
도 13은 전송 물리층(PHY)(1300)의 한 예이다. 클로킹에서의 간략화를 위해, I/O PLL로부터 느린 속도의 공통 모드 신호에 대한 클록을 유도하기 위해 클록 비 디바이더(clock ratio divider)가 사용될 수 있다. 전체 AFE를 깨우지 않고 측대역 신호에 대한 비동기 통신을 가능하게 하기 위해, 멀티플렉서는 언코어 클록(UCLK)이 웨이크/슬립 핸드셰이킹(wake/sleep handshaking)과 같은 느린 속도의 신호를 송신하는 것을 허용할 것이다. 이 예에서, 레벨 공유는 PISO와 드라이버 사이의 로직 블록에서 행해질 수도 있다.
도 14은 수신기 물리층(PHY)(1400)의 한 예이다. 디코드측 상에서, 4개의 I/O의 그룹을 동기화시키기 위해, 지연 라인을 갖는 수신기에 대한 클로킹을 설정한다. 각각의 고속 비트로부터의 수신된 크로스토크가 샘플링되고 수신기 이후에 디지털 블록에 의해 복원될 수 있다는 것을 보장하기 위해, 각각의 수신기는 동일한 최고 속도의 클록을 얻는다. 실시형태에서, 옵션사항인 종료가 수신기에서 구현될 수도 있다.
측대역 통신에 대해 위에서 설명된 공통 모드 신호와 같은 느린 속도의 신호를 이중목적으로 하는 것에 의해, 4개의 와이어 니블은, 2개의 실리콘 다이 사이에서 전력 관리 및 제어 정보를 전달하기 위한 정의된 레인을 갖는 직렬의 입/출력(I/O) 애플리케이션에 대한 독립적인 PHY 인터페이스가 된다. 클록이 포워딩되는 아키텍쳐가 설명되었지만, 그 개념은 공통 클록 또는 심지어 임베딩된 클록 아키텍쳐에 걸쳐 적용가능하다.
예 1
본원에서 한 장치가 설명된다. 그 장치는 복수의 컨덕터를 포함하는데, 적어도 하나의 컨덕터는 공통 모드 컨덕터이다. 그 장치는 또한 복수의 컨덕터 상에서 송신될 데이터를 인코딩하기 위한 인코더를 또한 포함하는데, 인코딩 매트릭스에 따라 공통 모드 컨덕터의 데이터 속도는 제한되고 다른 컨덕터의 데이터 속도는 최대로 된다.
다른 컨덕터는 인코딩 매트릭스로부터 밸런스드 인코딩을 가질 수도 있다. 공통 모드 컨덕터는 인코딩 매트릭스에서의 모두 양 또는 모두 음인 가중치에 대응할 수도 있다. 공통 모드 컨덕터는 복수의 컨덕터의 배선 밀도에 따라 제한될 수도 있다. 복수의 컨덕터의 니블 대 니블 간격은 복수의 컨덕터의 각 컨덕터 사이의 간격과 동일할 수도 있다. 그 장치는 시그널링 모듈을 포함할 수도 있는데, 시그널링 모듈은 복수의 디지털 입력에 커플링된다. 시그널링 모듈은 복수의 컨덕터 상에서 데이터를 송신하고 수신하기 위한 컴포넌트를 포함할 수도 있다. 그 장치의 총 스루풋은 초당 적어도 80 기가비트일 수도 있다. 복수의 컨덕터는 패키지, PCB(인쇄 회로 기판), MCM(멀티칩 모듈), MCP(멀티칩 패키지), 또는 이들의 임의의 조합 상에서 배선될 수도 있다. 추가적으로, 복수의 컨덕터는 스트립 라인 또는 마이크로스트립 라인일 수도 있다.
예 2
본원에서 전자 디바이스가 설명된다. 그 전자 디바이스는 복수의 신호 라인을 갖는 버스를 포함하는데, 적어도 하나의 신호 라인은 공통 모드 신호 라인이다. 그 전자 디바이스는 버스 상에서 송신될 데이터를 인코딩하기 위한 인코더를 또한 포함하는데, 인코딩 매트릭스에 따라 공통 모드 신호 라인의 데이터 속도는 제한되고 다른 신호 라인의 데이터 속도는 최대로 된다.
다른 신호 라인은 인코딩 매트릭스로부터 밸런스드 인코딩을 가질 수도 있다. 공통 모드 신호 라인은 인코딩 매트릭스에서의 모두 양 또는 모두 음인 가중 인자를 구비할 수도 있다. 다른 신호 라인은 인코딩 매트릭스에서의 동일한 크기의 가중 인자를 가질 수 있다. 공통 모드 신호 라인은 복수의 신호 라인의 배선 밀도에 따라 제한될 수도 있다. 추가적으로, 버스의 복수의 신호 라인의 니블 대 니블 간격은 복수의 신호 라인의 각각의 사이의 간격과 동일할 수도 있다. 그 버스의 총 스루풋은 초당 적어도 80 기가비트일 수도 있다. 그 버스는 광폭의 조밀하게 배선된 버스일 수도 있다. 또한, 인코딩 매트릭스의 가중 인자는 각각의 신호 라인 상의 크로스토크의 양에 기초할 수도 있다. 그 전자 디바이스는 태블릿 PC, 울트라북, 데스크탑, 또는 서버일 수도 있다. 그 전자 디바이스는 또한 모바일 폰일 수 있다.
예 3
본원에서 유형의 비일시적 컴퓨터 판독가능 매체가 설명된다. 유형의 비일시적 컴퓨터 판독가능 매체는, 밸런스드 인코딩된 데이터 및 공통 모드 데이터를 생성하도록, 가중된 합을 사용하여 복수의 디지털 입력에서 수신되는 데이터를 인코딩할 것을 프로세서에게 지시하기 위한 코드를 포함한다. 유형의 비일시적 컴퓨터 판독가능 매체는, 상호접속부 상에서의 공통 모드 데이터의 대역폭을 제한하는 동안 상호접속부 상에서의 밸런스드 인코딩된 데이터의 대역폭을 최대로 하도록, 밸런스드 인코딩된 데이터 및 공통 모드 데이터를 상호접속부의 복수의 컨덕터 상에서 송신할 것을 프로세서에게 지시하기 위한 코드를 또한 포함한다.
공통 모드 데이터는 밸런스드 인코딩된 데이터와 비교하여 더 느린 속도에서 구동될 수도 있다. 시그널링 모듈은 복수의 디지털 입력에 커플링될 수도 있다. 상호접속부의 배선 밀도는 증가될 수도 있고, 배선 밀도를 증가시키는 것에 응답하여, 시그널링 모듈은 공통 모드 데이터의 무결성을 유지하도록 공통 모드 데이터의 대역폭을 감소시킨다. 인코더가 데이터를 인코딩할 수도 있는데, 그 인코더는 인코딩 매트릭스에 적어도 부분적으로 기초하여 복수의 디지털 입력의 각각 상에서 수신되는 데이터에 가중치를 부여한다. 추가적으로, 시그널링 모듈은 상호접속부의 컨덕터에 커플링된 디코더를 포함할 수도 있는데, 그 디코더는 컨덕터를 통해 제2의 시그널링 모듈의 인코더에 커플링되고 인코더로부터 수신되는 데이터를 디코딩한다. 디코더는 인코딩 매트릭스의 전치 매트릭스인 디코딩 매트릭스를 사용하여 신호 데이터를 디코딩할 수도 있다. 집적 회로 칩은 디지털 시스템의 중앙 처리 유닛, 마이크로컨트롤러, 입/출력 허브, 칩셋, 또는 MCH(memory controller hub; 메모리 컨트롤러 허브)일 수도 있다. 추가적으로, 프로세서는 그래픽 프로세서일 수도 있다.
예 4
모드 선택적으로 밸런스드 인코딩된 상호접속부를 인에이블하기 위한 방법이 본원에서 설명된다. 그 방법은 상호접속부에서 복수의 데이터 스트림을 수신하는 것, 및 인코딩 매트릭스를 사용하여 가중된 데이터 스트림을 생성하기 위해 데이터 스트림의 각각을 가중 파라미터로 가중치를 부여하여(weighting), 밸런스드 인코딩된 데이터 스트림 및 공통 모드 데이터 스트림이 되게 하는 것을 포함한다. 그 방법은 또한 밸런스드 인코딩된 데이터 스트림을 최대 데이터 전송률에서 그리고 공통 모드 데이터 스트림을 제한된 데이터 전송률에서 송신하는 것을 포함한다.
공통 모드 데이터 스트림의 제한된 데이터 전송률은 버스의 배선 밀도에 기초할 수도 있다. 밸런스드 인코딩된 데이터 스트림의 최대 데이터 전송률은, 데이터 스트림의 무결성이 유지되는 데이터 전송률일 수도 있다. 밸런스드 인코딩된 데이터 스트림은 상호접속부의 컨덕터의 최대 대역폭을 사용하여 송신될 수도 있다. 그 방법은 또한, 밸런스드 인코딩된 데이터 스트림 및 공통 모드 데이터 스트림을 수신하고, 밸런스드 인코딩된 데이터 스트림 및 공통 모드 데이터 스트림을 디코딩하는 것을 포함할 수 있다. 추가적으로, 가중 파라미터는, 가중 파라미터의 인코딩 매트릭스의 전치 매트릭스 또는 역 매트릭스인 디코딩 매트릭스에 대해 획득될 수도 있다. 인코딩 매트릭스는 공통 모드 데이터 스트림에 대해 모두 양인 또는 모두 음인 가중치 파라미터를 포함할 수도 있다. 또한, 인코딩 매트릭스는 밸런스드 인코딩된 데이터 스트림에 대해 동일한 크기의 가중 파라미터를 포함할 수도 있다. 상호접속부는 조밀하게 배선된 상호접속부일 수도 있다. 상호접속부는 시그널링 모듈을 또한 포함할 수도 있다.
예 5
본원에서 한 시스템이 설명된다. 그 시스템은 복수의 조밀하게 배선된 시그널링 라인을 갖는 버스를 포함한다. 그 시스템은 복수의 디지털 입력에 커플링된 제1의 송신 모듈을 또한 포함하는데, 제1의 송신 모듈은 복수의 디지털 입력에서 수신되는 데이터를 인코딩하고, 인코딩된 데이터는 밸런스드 인코딩된 데이터 또는 공통 모드 데이터이고, 밸런스드 인코딩된 데이터는 최대 데이터 전송률로 송신된다.
공통 모드 데이터는, 복수의 조밀하게 배선된 신호 라인에 따라, 제한된 데이터 전송률에서 송신될 수도 있다. 제1의 송신 모듈은 데이터를 인코딩하기 위한 인코더를 포함할 수도 있는데, 그 인코더는 인코딩 매트릭스에 적어도 부분적으로 기초하여 복수의 디지털 입력의 각각 상에서 수신되는 데이터에 가중치를 부여한다. 인코딩 매트릭스는 밸런스드 인코딩된 데이터에 적용될 동일한 크기의 가중 인자를 포함할 수 있다. 인코딩 매트릭스는 공통 모드 데이터에 적용될 모두 양인 값 또는 모두 음인 값의 가중 인자를 또한 포함할 수도 있다. 버스의 복수의 조밀하게 배선된 신호 라인에 디코더가 커플링될 수도 있고, 그 디코더는 인코딩 매트릭스의 전치 매트릭스 또는 역 매트릭스인 디코딩 매트릭스를 사용하여 버스를 통해 수신되는 밸런스드 인코딩된 데이터 또는 및 공통 모드 데이터를 디코딩한다.
예 6
본원에서 한 장치가 설명된다. 그 장치는 복수의 컨덕터를 포함한다. 그 장치는 복수의 디지털 입력에서 수신되는 데이터를 인코딩하기 위한 수단을 또한 포함하는데, 인코딩된 데이터는 복수의 컨덕터 상에서 송신되고, 인코딩 매트릭스에 따라 공통 모드 컨덕터의 데이터 속도는 제한되고 밸런스드 인코딩된 컨덕터의 데이터 속도는 최대로 된다.
복수의 디지털 입력에서 수신되는 데이터를 인코딩하기 위한 수단은 시그널링 모듈일 수도 있다. 공통 모드 컨덕터는 인코딩 매트릭스에서의 모두 양 또는 모두 음인 가중치에 대응할 수도 있다. 추가적으로, 공통 모드 컨덕터는 복수의 컨덕터의 배선 밀도에 따라 제한될 수도 있다. 복수의 컨덕터의 니블 대 니블 간격은 복수의 컨덕터의 각 컨덕터 사이의 간격과 동일할 수도 있다. 시그널링 모듈은 복수의 컨덕터 상에서 데이터를 송신하고 수신하기 위한 컴포넌트를 포함할 수도 있다. 복수의 컨덕터의 총 스루풋은 초당 적어도 80 기가비트일 수도 있다. 복수의 컨덕터는 패키지, PCB(인쇄 회로 기판), MCM(멀티칩 모듈), MCP(멀티칩 패키지), 또는 이들의 임의의 조합 상에서 배선될 수도 있다. 추가적으로, 복수의 컨덕터는 스트립 라인 또는 마이크로스트립 라인일 수도 있다.
본 기술이 제한된 수의 실시형태와 함께 설명되었지만, 당업자는 그 실시형태의 다양한 수정예 및 변경예를 알 수 있을 것이다. 첨부된 특허청구범위는 본 발명의 진정한 취지와 범위 내에 있는 한, 이러한 모든 수정예 및 변경예를 포괄하도록 의도된다.
설계가 작성으로부터 시뮬레이션으로 그리고 제조로의 다양한 스테이지들을 통과할 수도 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 표현할 수도 있다. 먼저, 시뮬레이션에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어 또는 다른 기능적 기술 언어를 사용하여 표현될 수도 있다. 추가적으로, 로직 및/또는 트랜지스터 게이트를 갖는 회로 레벨 모델이 설계 프로세스의 어떤 스테이지에서 생성될 수도 있다. 또한, 대부분의 설계는, 어떤 스테이지에서, 하드웨어 모델의 다양한 디바이스의 물리적 배치를 표현하는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기술이 사용되는 경우, 하드웨어 모델을 나타내는 데이터는, 집적 회로를 생성하기 위해 사용되는 마스크에 대한 상이한 마스크 층 상에서의 다양한 특징의 존재 또는 부재를 특정하는 데이터일 수도 있다. 설계의 임의의 표현에서, 데이터는 임의의 형태의 기계판독가능 매체에 저장될 수도 있다. 디스크와 같은 자기 또는 광학 스토리지 또는 메모리는, 정보를 송신하기 위해 변조된 또는 다르게는 생성된 광학적 또는 전기적 파를 통해 송신되는 이러한 정보를 저장하기 위한 머신 판독가능 매체일 수도 있다. 코드 또는 설계를 나타내거나 반송하는 전기적 반송파가 송신되면, 전기적 신호의 복제, 버퍼링, 또는 재송신이 수행되는 범위에서, 새로운 카피가 만들어진다. 따라서, 통신 제공자 또는 네트워크 제공자는 유형의 머신 판독가능 매체 상에, 적어도 일시적으로, 본 발명의 실시형태의 기술을 구현하는, 반송파로 인코딩된 정보와 같은 아티클(article)을 저장할 수도 있다.
본원에서 사용된 바와 같은 모듈은 하드웨어, 소프트웨어, 및/또는 펌웨어의 임의의 조합을 지칭한다. 예로서, 모듈은 마이크로컨트롤러에 의해 실행되도록 적응된 코드를 저장하기 위해 비일시적 매체와 관련된 마이크로컨트롤러와 같은 하드웨어를 포함한다. 따라서, 모듈에 대한 언급은, 일 실시형태에서, 비일시적 매체 상에 유지되는 코드를 인식 및/또는 실행하도록 특히 구성된 하드웨어를 지칭한다. 또한, 다른 실시형태에서, 모듈의 사용은, 미리 결정된 동작을 수행하기 위해 마이크로컨트롤러에 의해 실행되도록 특히 적응된, 코드를 포함하는 비일시적 매체를 지칭한다. 그리고 추론될 수 있는 바와 같이, 또 다른 실시형태에서, (본 실시형태에서) 용어 모듈은 마이크로컨트롤러와 비일시적 매체의 조합을 지칭할 수도 있다. 종종, 별개로 예시된 모듈 경계는 일반적으로 변하고 잠재적으로 중첩한다. 예를 들면, 제1 및 제2의 모듈은, 몇몇 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 잠재적으로 유지하면서, 하드웨어, 소프트웨어, 펌웨어, 또는 그 조합을 공유할 수도 있다. 일 실시형태에서, 용어 로직의 사용은 트랜지스터, 레지스터와 같은 하드웨어, 또는 프로그래밍 가능한 로직 디바이스와 같은 다른 하드웨어를 포함한다.
일 실시형태에서, 구 '하기 위해' 또는 '하도록 구성된'의 사용은, 지정되거나 결정된 작업을 수행하기 위한 장치, 하드웨어, 로직, 또는 엘리먼트를 배열, 조립, 제조, 구매 제안, 수입 및/또는 설계하는 것을 가리킨다. 이 예에서, 동작하고 있지 않은 장치 또는 그 엘리먼트는 지정된 작업을 수행하기 위하여 설계, 커플링, 및/또는 상호접속되는 경우에 여전히 지정된 작업을 수행'하도록 구성된'다. 순전히 예시적인 예에서, 로직 게이트는 동작 동안 0 또는 1을 제공할 수도 있다. 그러나, 클록에 인에이블 신호를 제공'하도록 구성된' 로직 게이트는 1 또는 0을 제공할 수도 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 대신, 로직 게이트는 동작 동안 1 또는 0 출력이 클록을 인에이블하도록 하는 어떤 방식으로 커플링된 것이다. 용어 '하도록 구성된'의 사용은 동작을 필요로 하는 것이 아니라, 대신 장치, 하드웨어, 및/또는 엘리먼트의 잠복 상태(latent state)에 초점을 맞추며, 잠복 상태에 있는 경우, 장치, 하드웨어, 및/또는 엘리먼트가 동작하고 있을 때 그 장치, 하드웨어, 및/또는 엘리먼트는 특정 작업을 수행하도록 설계된다는 것에 다시 한 번 유의한다.
또한, 구 '할 수 있는' 및/또는 '하도록 동작 가능한'의 사용은, 일 실시형태에서, 특정 방식으로 장치, 로직, 하드웨어, 및/또는 엘리먼트의 사용을 가능하게 하는 방식으로 설계된 어떤 장치, 로직, 하드웨어, 및/또는 엘리먼트를 나타낸다. 상기와 같이, 하기 위해, 할 수 있는 또는 하도록 동작 가능한의 사용은, 일 실시형태에서, 장치, 로직, 하드웨어, 및/또는 엘리먼트의 잠복 상태를 지칭하는 것이고, 이 경우 장치, 로직, 하드웨어, 및/또는 엘리먼트는 특정 방식으로 장치의 사용을 가능하게 하는 방식으로 동작하는 것이 아니라 설계된 것임을 유의한다.
값은, 본원에 사용된 바와 같이, 수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 로직 레벨, 로직 값, 또는 논리 값의 사용은 이진 로직 상태를 간단하게 표현하는 1과 0으로도 참조된다. 예를 들면, 1은 하이 로직 레벨을 가리키고 0은 로우 로직 레벨을 가리킨다. 일 실시형태에서, 트랜지스터 또는 플래시 셀과 같은 스토리지 셀은 단일 논리 값 또는 다수의 논리 값을 유지할 수도 있다. 그러나, 컴퓨터 시스템에서는 값의 다른 표현이 사용되어 왔다. 예를 들면, 십진수 10은 1010의 이진값으로서 그리고 16진수 문자 A로서 또한 표현될 수도 있다. 그러므로, 값은 컴퓨터 시스템에 유지될 수 있는 정보의 임의의 표현을 포함한다.
또한, 상태는 값 또는 값의 일부에 의해 표현될 수도 있다. 예로서, 논리 1과 같은 제1의 값은 디폴트 또는 초기 상태를 나타낼 수도 있는 반면, 논리 0과 같은 제2의 값은 넌디폴트 상태(non-default state)를 나타낼 수도 있다. 또한, 용어 리셋 또는 세트는, 일 실시형태에서, 각각 디폴트 및 업데이트된 값 또는 상태를 나타낸다. 예를 들면, 디폴트 값은 잠재적으로 하이 논리 값, 즉, 리셋을 포함하는 반면, 업데이트된 값은 잠재적으로 로우 논리 값, 즉, 세트를 포함한다. 값의 임의의 조합은 임의의 수의 상태를 나타내는 데 활용될 수도 있음을 유의한다.
상술된 방법, 하드웨어, 소프트웨어, 펌웨어, 또는 코드의 실시형태는 프로세싱 엘리먼트에 의해 실행가능한 머신 액세스가능, 머신 판독가능, 컴퓨터 액세스가능, 또는 컴퓨터 판독가능 매체 상에 저장된 명령 또는 코드를 통하여 구현될 수도 있다. 비일시적 머신 액세스가능/판독가능 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독 가능한 형태로 정보를 제공하는(즉, 저장 및/또는 송신하는) 임의의 메커니즘을 포함한다. 예를 들어, 비일시적 머신 액세스가능 매체는 랜덤 액세스 메모리(random-access memory; RAM), 예컨대 스테틱 램(static RAM; SRAM) 또는 다이내믹 램(DRAM); ROM; 자기 또는 광 저장 매체; 플래시 메모리 디바이스; 전기적 저장 디바이스; 광 저장 디바이스; 음향 저장 디바이스; 일시적 (전파) 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호)로부터 수신된 정보를 유지하기 위한 다른 형태의 저장 디바이스; 등을 포함하며, 이들은 정보가 수신될 수도 있는 비일시적 매체와는 구별되어야 한다.
본 발명의 실시형태를 수행하기 위한 로직을 프로그래밍하는 데 사용되는 명령은 DRAM, 캐시, 플래시 메모리, 또는 다른 스토리지와 같은, 시스템 내의 메모리 내에 저장될 수도 있다. 또한, 명령은 네트워크를 통해 또는 다른 컴퓨터 판독가능 매체를 통해 배포될 수 있다. 따라서, 머신 판독가능 매체는 플로피 디스켓, 광 디스크, CD-ROM (Compact Disc, Read-Only Memory), 자기-광 디스크, ROM(Read-Only Memory; 리드 온리 메모리), RAM(Random Access Memory; 랜덤 액세스 메모리), EPROM(Erasable Programmable Read-Only Memory; 소거 가능하고 프로그래밍 가능한 ROM), EEPROM(Electrically Erasable Programmable Read-Only Memory; 전기적으로 소거 가능하고 프로그래밍 가능한 ROM), 자기 또는 광 카드, 플래시 메모리, 또는 전기, 광, 음향, 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)를 통한 인터넷을 경유한 정보의 전송에서 사용되는 유형의 머신 판독가능 스토리지를 포함하지만, 이에 제한되지 않는, 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 따라서, 컴퓨터 판독가능 매체는 머신(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 전자적 명령 또는 정보를 저장 또는 송신하는 데 적합한 임의의 타입의 유형의 머신 판독가능 매체를 포함한다.
본 명세서 전반에 걸친 "일 실시형태" 또는 "실시형태"에 대한 언급은, 실시형태와 연계하여 설명된 특정 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸친 여러 곳에서의 구 "일 실시형태에서" 또는 "한 실시형태에서"의 출현은 반드시 모두 동일한 실시형태를 지칭하지는 않는다. 또한, 특정 피처, 구조, 또는 특징은 하나 이상의 실시형태에서 임의의 적절한 방식으로 결합될 수도 있다.
상기의 명세서에서, 상세한 설명이 특정의 예시적인 실시형태를 참조로 주어졌다. 그러나, 첨부된 특허청구범위에서 설명되는 바와 같은 본 발명의 더 넓은 취지와 범위로부터 벗어나지 않으면서, 실시형태에 대해 다양한 수정예와 변경예가 이루어질 수도 있음은 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 의미로서 간주되어야 한다. 또한, 실시형태와 다른 예시적인 언어의 상기 사용은 반드시 동일한 실시형태 또는 동일한 예를 가리키는 것은 아니며, 상이한 그리고 별개의 실시형태뿐만 아니라 잠재적으로 동일한 실시형태를 가리킬 수도 있다.

Claims (25)

  1. 복수의 컨덕터 - 적어도 하나의 컨덕터는 공통 모드 컨덕터임 - 와,
    상기 복수의 컨덕터 상에서 전송될 데이터를 인코딩하기 위한 인코더를 포함하고,
    상기 인코더는 인코딩 매트릭스에 기초해서, 상기 공통 모드 컨덕터의 데이터 속도는 제한하고 다른 컨덕터의 데이터 속도는 최대로 하도록 데이터를 인코딩하고, 상기 인코딩 매트릭스는 상기 인코더가 상기 데이터를 인코딩하는 데 사용하는 가중 파라미터의 매트릭스인
    장치.
  2. 제 1 항에 있어서,
    상기 다른 컨덕터는 상기 인코딩 매트릭스로부터 밸런스드 인코딩을 갖는
    장치.
  3. 제 1 항에 있어서,
    상기 공통 모드 컨덕터는 상기 인코딩 매트릭스에서의 모두 양인 또는 모두 음인 가중치에 대응하는
    장치.
  4. 제 1 항에 있어서,
    상기 공통 모드 컨덕터의 상기 데이터 속도는 상기 복수의 컨덕터의 배선 밀도(routing density)에 따라 제한되는
    장치.
  5. 제 1 항에 있어서,
    상기 복수의 컨덕터의 니블 대 니블 간격(a nibble-to-nibble spacing)은 상기 복수의 컨덕터의 각 컨덕터 사이의 간격과 동일한
    장치.
  6. 제 1 항에 있어서,
    시그널링 모듈을 포함하고, 상기 시그널링 모듈은 복수의 디지털 입력에 커플링되는
    장치.
  7. 제 1 항에 있어서,
    상기 복수의 컨덕터는 패키지, PCB(인쇄 회로 기판), MCM(multi-chip module; 멀티칩 모듈), MCP(multi-chip package; 멀티칩 패키지), 또는 이들의 임의의 조합 상에서 배선되는(routed)
    장치.
  8. 복수의 신호 라인 - 적어도 하나의 라인은 공통 모드 신호 라인임 - 을 포함하는 버스와,
    상기 버스 상에서 전송될 데이터를 인코딩하기 위한 인코더를 포함하고,
    상기 인코더는 인코딩 매트릭스에 기초해서 상기 공통 모드 신호 라인의 데이터 속도는 제한하고 다른 신호 라인의 데이터 속도는 최대로 하도록 데이터를 인코딩하고, 상기 인코딩 매트릭스는 상기 인코더가 데이터를 상기 인코딩하는 데 사용하는 가중 파라미터의 매트릭스인
    전자 디바이스.
  9. 제 8 항에 있어서,
    상기 다른 신호 라인은 상기 인코딩 매트릭스로부터 밸런스드 인코딩을 갖는
    전자 디바이스.
  10. 제 8 항에 있어서,
    상기 공통 모드 신호 라인은 상기 인코딩 매트릭스에서의 모두 양인 또는 모두 음인 가중 인자를 갖는
    전자 디바이스.
  11. 제 8 항에 있어서,
    상기 다른 신호 라인은 상기 인코딩 매트릭스에서 동일한 크기의 가중 인자를 갖는
    전자 디바이스.
  12. 제 8 항에 있어서
    상기 공통 모드 신호 라인의 상기 데이터 속도는 상기 복수의 신호 라인의 배선 밀도(a routing density)에 따라 제한되는
    전자 디바이스.
  13. 제 8 항에 있어서
    상기 버스의 상기 복수의 신호 라인의 니블 대 니블 간격은 상기 복수의 신호 라인의 각각 사이의 간격과 동일한
    전자 디바이스.
  14. 코드를 포함하는, 컴퓨터 판독가능 저장 매체로서,
    상기 코드는 프로세서에 지시하여 상기 프로세서로 하여금,
    인코더가 밸런스드 인코딩된 데이터 및 공통 모드 데이터를 생성하도록, 상기 인코더의 복수의 디지털 입력에서 수신되는 데이터를 가중된 합(a weighted sum)을 사용하여 인코딩하게 하고,
    상호접속부 상에서의 상기 공통 모드 데이터의 대역폭은 제한하면서 상기 상호접속부 상에서의 상기 밸런스드 인코딩된 데이터의 대역폭은 최대로 하는 방식으로, 상기 밸런스드 인코딩된 데이터 및 상기 공통 모드 데이터를 상기 상호접속부의 복수의 컨덕터 상에서 전송하게 하는
    컴퓨터 판독가능 저장 매체.
  15. 제 14 항에 있어서,
    상기 공통 모드 데이터는 상기 밸런스드 인코딩된 데이터와 비교하여 더 느린 속도에서 구동되는
    컴퓨터 판독가능 저장 매체.
  16. 제 14 항에 있어서
    상기 복수의 디지털 입력에 커플링되는 시그널링 모듈을 더 포함하는
    컴퓨터 판독가능 저장 매체.
  17. 제 14 항에 있어서,
    상기 상호접속부의 배선 밀도가 증가되고, 상기 배선 밀도를 증가시키는 것에 응답하여, 상기 시그널링 모듈은 상기 공통 모드 데이터의 무결성을 유지하도록 상기 공통 모드 데이터의 대역폭을 감소시키는
    컴퓨터 판독가능 저장 매체.
  18. 제 14 항에 있어서,
    상기 데이터를 인코딩하기 위한 인코더를 포함하고, 상기 인코더는 인코딩 매트릭스에 적어도 부분적으로 기초하여 상기 복수의 디지털 입력의 각각 상에서 수신되는 데이터에 가중치를 부여하는
    컴퓨터 판독가능 저장 매체.
  19. 제 14 항에 있어서,
    상기 시그널링 모듈은 상기 상호접속부의 컨덕터에 커플링되는 디코더를 포함하고, 상기 디코더는 상기 컨덕터를 통해 제 2 시그널링 모듈의 인코더에 커플링되고 상기 인코더로부터 수신되는 데이터를 디코딩하는
    컴퓨터 판독가능 저장 매체.
  20. 컴퓨팅 장치 내에 포함되어, 상기 컴퓨팅 장치 내의 컴포넌트 사이에서 정보를 전송하는 데 사용되는, 모드 선택적 밸런스드 인코딩된 상호접속부를 인에이블하기 위한 방법으로서,
    상기 상호접속부에서 복수의 데이터 스트림을 수신하는 단계와,
    인코딩 매트릭스를 사용하여, 상기 데이터 스트림의 각각에 가중 파라미터로 가중치를 부여해서 가중된 데이터 스트림을 생성함으로써, 밸런스드 인코딩된 데이터 스트림 및 공통 모드 데이터 스트림을 도출하는 단계와,
    상기 밸런스드 인코딩된 데이터 스트림을 최대 데이터 전송률로 전송하고 상기 공통 모드 데이터 스트림을 제한된 데이터 전송률로 전송하는 단계를 포함하는
    상호접속부 인에이블 방법.
  21. 제 20 항에 있어서,
    상기 공통 모드 데이터 스트림의 상기 제한된 데이터 전송률은 버스의 배선 밀도에 기초하는
    상호접속부 인에이블 방법.
  22. 제 20 항에 있어서,
    상기 밸런스드 인코딩된 데이터 스트림의 상기 최대 데이터 전송률은, 상기 데이터 스트림의 무결성이 유지되는 데이터 전송률인
    상호접속부 인에이블 방법.
  23. 제 20 항에 있어서,
    상기 밸런스드 인코딩된 데이터 스트림은 상기 상호접속부의 컨덕터의 최대 대역폭 사용하여 전송되는
    상호접속부 인에이블 방법.
  24. 제 20 항에 있어서,
    상기 전송하는 단계 이후에, 상기 밸런스드 인코딩된 데이터 스트림 및 상기 공통 모드 데이터 스트림을 수신하는 단계와,
    상기 밸런스드 인코딩된 데이터 스트림 및 상기 공통 모드 데이터 스트림을 디코딩하는 단계를 더 포함하는
    상호접속부 인에이블 방법.
  25. 제 20 항에 있어서,
    상기 전송하는 단계 이후에, 상기 인코딩 매트릭스의 전치(transpose) 매트릭스 또는 역(inverse) 매트릭스인 디코딩 매트릭스에 대한 가중 파라미터를 획득하는 단계를 포함하는
    상호접속부 인에이블 방법.
KR1020150091156A 2014-07-28 2015-06-26 모드 선택적 밸런스드 인코딩된 상호접속부 KR101702286B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/444,616 US10078612B2 (en) 2014-07-28 2014-07-28 Mode selective balanced encoded interconnect
US14/444,616 2014-07-28

Publications (2)

Publication Number Publication Date
KR20160013804A KR20160013804A (ko) 2016-02-05
KR101702286B1 true KR101702286B1 (ko) 2017-02-06

Family

ID=55065557

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150091156A KR101702286B1 (ko) 2014-07-28 2015-06-26 모드 선택적 밸런스드 인코딩된 상호접속부

Country Status (5)

Country Link
US (1) US10078612B2 (ko)
KR (1) KR101702286B1 (ko)
CN (1) CN105302764B (ko)
DE (1) DE102015008137A1 (ko)
TW (1) TWI546675B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11016920B2 (en) * 2016-12-30 2021-05-25 Intel Corporation Adaptive calibration technique for cross talk cancellation
CN107301151B (zh) * 2017-07-28 2020-07-21 苏州浪潮智能科技有限公司 一种主板以及服务器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100263686B1 (ko) 1992-05-25 2000-08-01 이데이 노부유끼 부호화 방식
JP2001222474A (ja) 2000-02-07 2001-08-17 Internatl Business Mach Corp <Ibm> 信号出力装置、ドライバ回路、信号伝送システム、および信号伝送方法
JP2014036343A (ja) 2012-08-08 2014-02-24 Fujitsu Ltd 電子装置およびノイズ低減方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3082296A (en) * 1958-05-01 1963-03-19 Itt Single side-band multichannel carrier system
CH504818A (de) * 1968-12-11 1971-03-15 Standard Telephon & Radio Ag Verfahren zur Datenübertragung über einen Kanal einer PCM-Nachrichtenanlage
US4298959A (en) * 1979-11-23 1981-11-03 United Technologies Corporation Digital information transfer system (DITS) receiver
US4328577A (en) * 1980-06-03 1982-05-04 Rockwell International Corporation Muldem automatically adjusting to system expansion and contraction
US4685101A (en) * 1984-12-20 1987-08-04 Siemens Aktiengesellschaft Digital multiplexer for PCM voice channels having a cross-connect capability
US4837786A (en) * 1986-08-07 1989-06-06 Comstream Corporation Technique for mitigating rain fading in a satellite communications system using quadrature phase shift keying
ATE126953T1 (de) * 1989-06-16 1995-09-15 British Telecomm Datenvermittlungsknoten.
US5172415A (en) * 1990-06-08 1992-12-15 Fosgate James W Surround processor
US5102353A (en) * 1991-06-06 1992-04-07 Molex Incorporated Electrical connectors
US5825824A (en) * 1995-10-05 1998-10-20 Silicon Image, Inc. DC-balanced and transition-controlled encoding method and apparatus
US5920552A (en) * 1996-05-30 1999-07-06 Lucent Technologies, Inc. Variable rate coding for wireless applications
US6697491B1 (en) * 1996-07-19 2004-02-24 Harman International Industries, Incorporated 5-2-5 matrix encoder and decoder system
US6513103B1 (en) * 1997-10-10 2003-01-28 Rambus Inc. Method and apparatus for adjusting the performance of a synchronous memory system
US6624873B1 (en) * 1998-05-05 2003-09-23 Dolby Laboratories Licensing Corporation Matrix-encoded surround-sound channels in a discrete digital sound format
US6772391B1 (en) 1998-10-13 2004-08-03 Interdigital Technology Corporation Hybrid interleaver for turbo codes
US6636166B2 (en) 2001-05-31 2003-10-21 Koninklijke Philips Electronics N.V. Parallel communication based on balanced data-bit encoding
US7706524B2 (en) * 2001-11-16 2010-04-27 Rambus Inc. Signal line routing to reduce crosstalk effects
CN1423179A (zh) 2001-12-04 2003-06-11 英业达股份有限公司 容错式数据传输接口装置
WO2005018120A1 (en) * 2003-08-12 2005-02-24 Teknovus, Inc. Method and apparatus for multiplexing ethernet channels
CN1284096C (zh) 2004-01-18 2006-11-08 英业达股份有限公司 阵列式数据存储装置连接切换控制系统
US7535923B2 (en) * 2005-02-02 2009-05-19 Agilent Technologies, Inc. Apparatus and method for low cost, multi-port protocol analysis and monitoring
WO2006106973A1 (ja) * 2005-03-31 2006-10-12 Nec Corporation 光通信方法、光通信装置、及び光通信システム
US7133463B1 (en) * 2005-08-25 2006-11-07 Rambus Inc. Linear transformation circuits
US8687689B2 (en) * 2005-10-25 2014-04-01 William Marsh Rice University Method and apparatus for on-line compressed sensing
JP5203717B2 (ja) 2007-12-19 2013-06-05 パナソニック株式会社 符号器、復号器、符号化方法、及び、復号方法
CN101499048A (zh) 2008-01-29 2009-08-05 国际商业机器公司 总线编/解码方法和总线编/解码器
JP4898858B2 (ja) 2009-03-02 2012-03-21 パナソニック株式会社 符号化器、復号化器及び符号化方法
US8693697B2 (en) * 2011-06-06 2014-04-08 Reality Ip Pty Ltd Matrix encoder with improved channel separation
US9268683B1 (en) * 2012-05-14 2016-02-23 Kandou Labs, S.A. Storage method and apparatus for random access memory using codeword storage
US9330039B2 (en) 2012-12-26 2016-05-03 Intel Corporation Crosstalk aware encoding for a data bus
US9460813B2 (en) * 2013-03-14 2016-10-04 Kabushiki Kaisha Toshiba Memory system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100263686B1 (ko) 1992-05-25 2000-08-01 이데이 노부유끼 부호화 방식
JP2001222474A (ja) 2000-02-07 2001-08-17 Internatl Business Mach Corp <Ibm> 信号出力装置、ドライバ回路、信号伝送システム、および信号伝送方法
JP2014036343A (ja) 2012-08-08 2014-02-24 Fujitsu Ltd 電子装置およびノイズ低減方法

Also Published As

Publication number Publication date
CN105302764B (zh) 2018-10-12
CN105302764A (zh) 2016-02-03
US20160026597A1 (en) 2016-01-28
US10078612B2 (en) 2018-09-18
DE102015008137A1 (de) 2016-01-28
KR20160013804A (ko) 2016-02-05
TW201608379A (zh) 2016-03-01
TWI546675B (zh) 2016-08-21

Similar Documents

Publication Publication Date Title
US10365965B2 (en) High performance interconnect link layer
US9779053B2 (en) Physical interface for a serial interconnect
KR101642086B1 (ko) 고성능 인터커넥트 링크 계층
US7254603B2 (en) On-chip inter-network performance optimization using configurable performance parameters
KR20130125036A (ko) 시스템 온 칩, 이의 동작 방법, 및 이를 포함하는 시스템
US20030208566A1 (en) Composing on-chip interconnects with configurable interfaces
US10826536B1 (en) Inter-chip data transmission system using single-ended transceivers
Ghosh et al. Data correlation aware serial encoding for low switching power on-chip communication
KR20170008077A (ko) 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템
KR101702286B1 (ko) 모드 선택적 밸런스드 인코딩된 상호접속부
US9330039B2 (en) Crosstalk aware encoding for a data bus
EP2778940B1 (en) Crosstalk aware decoding for a data bus
Xu et al. An energy-efficient 2.5 D through-silicon interposer I/O with self-adaptive adjustment of output-voltage swing
US11870615B2 (en) Summing circuit and equalizer including the same
US10073807B2 (en) Logic-based decoder for crosstalk-harnessed signaling
US9632961B2 (en) Crosstalk aware decoding for a data bus
US20160179739A1 (en) Symmetrically coupled differential channel
US20140181358A1 (en) Crosstalk aware decoding for a data bus
KR102367593B1 (ko) 차세대 고성능 ddr6/7 lr-dimm 애플리케이션을 위한 초 저전력 데이터 버퍼 설계
KR102367591B1 (ko) 차세대 고속 drr6/7 애플리케이션을 위한 저전력 클럭킹 인터페이스
JP2013219601A (ja) シリアルデータ送信システム
Nair et al. An Enhanced Low-Power Coding Technique for Network-on-Chip Links
Gao Tutorials: Low-Jitter PLLs for wireless transceivers

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20200103

Year of fee payment: 4