TWI546675B - 模式選擇性平衡編碼之互連技術 - Google Patents

Description

模式選擇性平衡編碼之互連技術 發明領域

此當前技術大體係關於用於減小計算裝置中之信號線之間的串音的技術。更特定言之，本揭示案描述利用具有最大頻寬之資料匯流排之信號線之間的串音之編碼技術。

發明背景

現代計算裝置持續將增長數目個組件併入至較小的裝置底盤中。隨著底盤體積減小，組件之間的資料匯流排之佈線密度增大，此情況導致資料匯流排之信號線之間的串音雜訊之對應增大。串音傾向於降低匯流排效能，此情況傾向於限制資料匯流排可在組件之間成功地傳送資料之資料速率。減小資料匯流排中之串音的一方式為增大信號線間距，此情況限制可達成之小型化的程度。

依據本發明之一實施例，係特地提出一種設備，其包含：多個導體，其中至少一導體為一共同模式導體；一編碼器，用以編碼要在該等多個導體上傳輸之資料，其 中該共同模式導體之一資料速度為受限的且其他導體的一資料速度係根據一編碼矩陣而被最大化。

A、B、C‧‧‧節點

Data A、Data B、Data C、Data D、Data N-3、Data N-2、Data N-1、Data N‧‧‧數位輸入

Line 1、Line 2、Line 3、Line 4、Line 5、Line 6、Line 7、Line 8、Line N-3、Line N-2、Line N-1、Line N‧‧‧資料編碼信號線/線電壓輸入

I‧‧‧解碼矩陣

W、500、502‧‧‧編碼矩陣

W_ij‧‧‧加權參數

100‧‧‧計算系統/計算裝置

102‧‧‧處理器

104‧‧‧記憶體裝置/記憶體

106‧‧‧圖形處理器

108‧‧‧I/O集線器

110‧‧‧記憶體控制器集線器/記憶體控制器

112‧‧‧圖形匯流排

114‧‧‧記憶體匯流排

116‧‧‧前側匯流排

118‧‧‧內部匯流排

120‧‧‧傳訊模組

200‧‧‧資料匯流排

202‧‧‧傳輸模組

204‧‧‧接收模組

206‧‧‧編碼器/四輸入編碼器/四輸入解碼器

208‧‧‧傳輸器

210‧‧‧接收器

212‧‧‧解碼器

300、600‧‧‧圖式

302‧‧‧加權參數W_ij

304、604‧‧‧求和器

400、800、850‧‧‧眼圖

602‧‧‧加權參數I_ij

902、1002‧‧‧電路板

904、1004‧‧‧第一半位元組

906、1006‧‧‧第二半位元組

1100‧‧‧方法

1102、1104、1106‧‧‧區塊

1200‧‧‧轉遞時脈架構

1202‧‧‧I/O PLL

1300‧‧‧傳輸實體層(PHY)

1400‧‧‧接收器實體層(PHY)

圖1為具有減小串音之傳訊模組的計算系統之實例的方塊圖；圖2為展示在匯流排之驅動及接收末端處的一對傳訊模組之實例的方塊圖；圖3為藉由四輸入編碼器所使用之編碼處理程序的數學表示，該四輸入編碼器諸如圖2之編碼器中的一者；圖4為例示在四個互連體以藉由共同模式互連體禁止之方式編碼時之共同模式效應的四個眼圖之圖式；圖5A為藉由四輸入編碼器所使用之編碼矩陣W；圖5B為用於四輸入編碼器之編碼矩陣的實例；圖6為藉由解碼器所使用之解碼處理程序的圖式；圖7A為藉由N輸入編碼器所使用之解碼矩陣I，其中N對應於耦接至解碼器之信號線的數目；圖7B為用於四輸入解碼器之解碼矩陣的實例；圖8A為例示以最大速度操作之共同模式互連體的四個眼圖之圖式；圖8B為例示平衡編碼導體之四個眼圖的圖式；圖9為寬的半位元組至半位元組間距之說明；圖10為窄的半位元組至半位元組間距之說明；圖11為概述用於增大互連體之最大頻寬的方法之處理程序 流程圖；圖12為根據當前技術之轉遞時脈架構的說明；圖13為傳輸實體層之實例；及圖14為接收器實體層之實例。

相同的數字遍及本揭示案及諸圖用以引用相似組件及特徵。100系列中之數字指代圖1中最初發現的特徵；200系列中之數字指代圖2中最初發現的特徵；等等。

較佳實施例之詳細說明

舉例而言，本文所揭示之標的物係關於用於在數位系統中之組件之間傳輸資訊的傳訊技術，該等組件諸如母板上之記憶體匯流排。組件中之每一者可包括具有編碼區塊之輸入/輸出(I/O)傳輸器及具有解碼區塊的I/O接收器。在組件之間所發送之資料經編碼及解碼，使得串音之負面效應得以移除且信號品質得以增強。本文所揭示之傳訊技術提供封裝、印刷電路板(PCB)、多晶片模組(MCM)及多晶片封裝(MCP)上之佈線密度及匯流排速度兩方面的大程度的增大。增大佈線密度及匯流排速度使更多功能性能夠設計至較小體積中，且幫助促進電腦效能根據莫耳定律之按比例縮放。

在以下描述中，闡述眾多特定細節，諸如特定類型之處理器及系統組態、特定硬體結構、特定架構及微架構細節、特定暫存器組態、特定指令類型、特定系統組件、特定量測/高度、特定處理器管線階段及操作等之實例，以便提供對當前技術的詳盡理解。然而，熟習此項技術者將顯而易見，此等特定細節無需 用以實踐當前技術。在其他例子中，並未詳細描述熟知的組件或方法以便避免不必要地混淆當前技術，該等組件或方法諸如特定及替代性處理器架構、針對所描述演算法之特定邏輯電路/程式碼、特定韌體程式碼、特定互連操作、特定邏輯組態、特定製造技術及材料、特定編譯器實行方案、演算法以程式碼之特定表達、特定電源切斷及閘控技術/邏輯及電腦系統之其他特定操作細節。

儘管可參考特定積體電路，諸如計算平台或微處理器中之能量節省及能量效率來描述以下實施例，但其他實施例適用於其他類型的積體電路及邏輯裝置。本文所述之實施例的類似技術及教示可應用於亦可受益於更好之能量效率及能量節省的其他類型之電路或半導體裝置。舉例而言，所揭示實施例不限於桌上型電腦系統或Ultrabooks^TM。且亦可用於其他裝置中，諸如手持型裝置、平板電腦、其他薄型筆記型電腦、系統單晶片(SOC)裝置及嵌入式應用。手持型裝置之一些實例包括蜂巢式電話、網際網路協定裝置、數位相機、個人數位助理(PDA)及手持型PC。嵌入式應用通常包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換機，或可執行下文所教示之功能及操作的任何其他系統。此外，本文所述之設備、方法及系統不限於實體計算裝置，而亦可與針對能量節省及效率之軟體最佳化相關。如在下文之描述中將變得易於顯而易見，本文所述之方法、設備及系統的實施例(無論參考硬體、韌體、軟體，抑或其組合)對於藉由效能考慮事項所平衡的『綠色技術』未來為重要的。

隨著計算系統進步，其中之組件正變得更複雜。結果，在組件之間耦接及通訊之互連架構亦在複雜性方面增加，以確保頻寬要求針對最佳組件操作得以滿足。此外，不同的市場區隔需要互連架構之不同態樣來適合市場需求。舉例而言，伺服器需要較高效能，而行動生態系統有時能夠犧牲總效能以供功率節約。然而，大多數組構之單一目的為藉由最大功率節約提供最高可能的效能。下文中，數個互連體得以論述，此情況將可能受益於本文所述之技術的態樣。

圖1為可致能模式選擇性編碼之互連技術的計算系統之實例的方塊圖。計算系統100可為例如行動電話、膝上型電腦、輕量型筆記型電腦、桌上型電腦、伺服器，或平板電腦，連同其他者。計算系統100可包括經調適來執行所儲存指令之處理器102，以及儲存可藉由處理器102執行之指令的記憶體裝置104。處理器102可為單核心處理器、多核心處理器、計算叢集，或任何數目個其他組態。處理器102可實施為複雜指令集電腦(CISC)處理器或精簡指令集電腦(RISC)處理器、x86指令集相容處理器、多核心或任何其他微處理器或中央處理單元(CPU)。在一些實施例中，處理器102包括(多個)雙核心處理器、(多個)雙核心行動處理器，或其類似者。

記憶體裝置104可包括隨機存取記憶體(例如，SRAM、DRAM、零電容器RAM、SONOS、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM等)、唯讀記憶體(例如，遮罩ROM、PROM、EPROM、EEPROM等)、快閃記憶體，或任何其他合適之記憶體系統。記憶體裝置104可用以儲存電腦可讀指令，該等 指令在藉由處理器執行時指引處理器根據本文所述之實施例執行各種操作。

計算系統100亦可包括處理電腦產生之圖形的圖形處理器106。圖形處理器106經組配來處理與將要發送至顯示器(未圖示)之圖形之產生相關的記憶體。顯示器可為計算系統100的在外部連接至計算系統100之內建式組件。計算系統100亦可包括用以連接及控制額外I/O裝置(未圖示)之I/O集線器108，該等I/O裝置諸如網路介面控制器、記憶體儲存裝置、使用者輸入裝置，連同其他者。耦接至I/O集線器108之I/O裝置可為計算系統100之內建式組件，或可為在外部連接至計算系統100的裝置。

計算系統100亦可包括處置在處理器102、記憶體104、圖形處理器106及I/O集線器108之間的通訊之記憶體控制器集線器110。在計算系統100之各種組件之間的通訊可經由各種資料匯流排來執行。舉例而言，圖形處理器106可經由圖形匯流排112耦接至記憶體控制器110。記憶體104可經由記憶體匯流排114耦接至記憶體控制器110。處理器102與記憶體控制器110之間的資料匯流排可被稱為前側匯流排116。記憶體控制器110與I/O集線器108之間的資料匯流排可被稱為內部匯流排118。

在一些實施例中，處理器102、圖形處理器106、記憶體裝置104、記憶體控制器110及I/O集線器108可為耦接至母板之單獨的積體電路晶片。在一些實施例中，處理器102、圖形處理器106、記憶體裝置104、記憶體控制器110及I/O集線器108中之一或多者可包括於多晶片模組(MCM)、多晶片封裝(MCP) 或系統單晶片(SOC)中。取決於特定實行方案之設計考慮事項，匯流排112、114、116、118中之一或多者的信號線可至少部分地安置於一或多個電路板上。

計算系統100亦包括促進耦接至個別匯流排之組件之間的數位通訊之傳訊模組120。每一傳訊模組120接收數位信號，且產生在各種匯流排之信號線上傳播的電壓信號。如下文進一步解釋，電壓信號藉由傳訊模組以減小資料匯流排之信號線之間的串音之效應的方式編碼。個別傳訊模組120可耦接至計算裝置100之任何組件或包括於其中，計算裝置100經由使用單端通訊之資料匯流排傳輸資料。舉例而言，傳訊模組可包括於處理器102、圖形處理器106、記憶體裝置104、記憶體控制器110，及I/O集線器108，連同其他者中。

應理解，圖1之方塊圖不欲指示計算系統100將包括圖1中所示之所有組件。實情為，計算系統100可包括圖1中未例示之較少或額外組件。此外，組件可根據任何合適之系統架構彼此耦接，包括圖1中所示之系統架構或使用資料匯流排來促進組件之間的單端通訊之任何其他合適的系統架構。舉例而言，當前技術之實施例亦可藉由任何合適之電子裝置來實施，包括超緊密形狀因數裝置，諸如系統單晶片(SOC)及多晶片模組。其亦可用於電腦內部或外部之任何電纜上，該電纜用以將數位資訊自一點攜載至另一點。舉例而言，當前技術之實施例可用於連接碟片驅動機。

圖2為展示在匯流排之驅動及接收末端處的一對傳訊模組之實例的方塊圖。特定言之，圖2展示經由包含N條信號線 之資料匯流排200以通訊方式耦接的兩個傳訊模組120，其中N可為任何合適之數目，包括但不限於2、4、16、32、64或128。在一些實施例中，信號線為至少部分地安置於電路板上之條線或微條線。在一些實施例中，信號線至少部分地安置於SOC、多晶片模組或一或多條纜線中。此外，在一些實施例中，匯流排200為串音駕馭之編碼匯流排。為本描述之目的，傳訊模組120在本文中被稱為傳輸模組202及接收模組204。為清晰起見，傳輸模組202經展示為包括在傳輸時所使用之組件，而接收模組204經展示為包括在接收時所使用的組件。然而，應瞭解，在一些實施例中，每一傳訊模組120將包括用於經由資料匯流排既傳輸亦接收資料之組件。

傳輸模組202包括用於編碼將要經由匯流排200傳輸之資料的一或多個編碼器206。編碼器206包括用於自電子組件(未圖示)接收數位編碼資料之數個數位輸入端。對編碼器之數位輸入在圖2中被稱為「Data A」至「Data N」。編碼器206之輸出端耦接至多個傳輸器208，傳輸器208中之每一者自編碼器206接收信號且在其個別信號線上傳輸對應的電壓信號。編碼器206以串音之負面效應得以移除且信號品質得以增強之方式編碼經由匯流排200所傳輸的資料。在一些狀況下，編碼係逐半位元組地執行。驅動至匯流排200上之所得波形由N個電壓位準組成，其中N大於2。因此，所得波形之電壓位準多於傳統二進位波形之電壓位準。舉例而言，在4條信號線經編碼之情形中，N=4且4個電壓位準可在匯流排上受驅動。

接收模組204包括耦接至信號線中之每一者的接收器 210。每一接收器210接收藉由傳輸模組202之個別傳輸器208所傳輸的類比信號，且將輸入信號提供至個別解碼器212。解碼器212解碼經由資料匯流排200所傳輸之資料且將數位資料傳輸至接收電子組件(未圖示)。接收模組204之每一解碼器212與傳輸模組202的個別編碼器206配對。接收器210可藉由以下操作解碼資料：每單位間隔(UI)在對接收器之輸入端處將4個電壓位準取樣一次，及使用具有取決於編碼矩陣W之性質的查找表來復原二進位位元串流。

如圖2中所示，每一編碼器206可控制資料匯流排200之信號線中的四者。然而，在一些實施例中，每一編碼器206可控制任何合適數目條信號線達至資料匯流排200之總數條信號線。在諸如圖2中所示之實施例的一些實施例中，資料匯流排200在數個編碼器/解碼器對之間經劃分。在一些實施例中，傳輸模組包括單一編碼器206且接收模組包括單一解碼器212。

遍及本描述，可參考充當用於解釋當前技術之參考點的節點。特定言之，節點A指代傳輸模組202之傳輸器208的輸出端，節點B指代接收模組204之接收器210的輸入端，且節點C指代在接收模組204處之解碼器212的數位輸出端。

如下文進一步解釋，針對單一編碼器206之資料輸入(例如，Data A至Data D)經編碼，使得來自相鄰信號線之串音變為經由每一信號線所傳輸之信號的一部分。在一些實施例中，編碼器206使用編碼矩陣來產生所傳輸線電壓，使得在特定信號線上所驅動之線電壓為對編碼器206之所有數位輸入的加權和。編碼調整每一信號線上之電壓波形，使得在解碼後，來自相鄰線之 串音即變為每一個別信號線上之信號的部分且解碼為原始信號。在一些實施例中，解碼器212使用為編碼矩陣之轉置或逆矩陣的解碼矩陣解碼所接收線電壓。作為實例，四條資料編碼信號線Line 1至Line 4可被視為四個導體，三個平衡編碼導體及一個共同模式導體。使一導體在共同模式下操作之影響在於，此一導體在與具有平衡編碼之剩餘導體比較時將具有較低的最大資料速率。

圖3為藉由四輸入編碼器所使用之編碼處理程序的數學表示，該四輸入編碼器諸如圖2之編碼器206中的一者。圖2之圖式300展示數個資料輸入Data A至Data D，該等資料輸入與圖2中所示之具有相同名稱的四個資料輸入對應。圖2之圖式300亦展示數個輸出線電壓，被稱為Line 1電壓及Line 2電壓。Line 1電壓表示在圖2中被稱為「Line 1」之信號線上所驅動的電壓，且Line 2電壓表示在圖2中被稱為「Line 2」之信號線上所驅動的電壓。應瞭解，四輸入編碼器亦將包括Line 3電壓及Line 4電壓(未圖示)。

如圖3中所示，編碼器可包括加權邏輯及求和邏輯。Data A至Data D為編碼器之輸入端處的二進位電壓位準(例如，1及0)。針對每一線電壓，編碼器根據所指定加權參數W_ij 302對四個資料輸入Data A至Data D中之每一者加權，且經加權輸入接著藉由求和器304相加。每一求和器304之輸出用以控制傳輸器驅動對應的線電壓。在編碼輸入資料之後，線電壓中之每一者將與耦接至編碼器之資料輸入中的每一者之加權和成比例。

如圖3中所示，編碼係基於來自受害者線及侵略者線 之輸入資料資訊的加權和。為本描述之目的，「侵略者線」一詞指代串音雜訊之來源，且「受害者線」一詞指代串音雜訊之接收器。編碼矩陣經建構，使得自侵略者線耦接至受害者線之雜訊變為信號之部分，由此移除串音的負面屬性。輸入資料資訊可由輸入二進位資料串流(邏輯1及0)抑或其預驅動電壓值組成。以此方式，加權參數或加權因子取決於具有必須減輕之足夠量之串音的導體之數目。權重W_ij針對每一輸入可為獨特的，且針對所考慮之每一受害者線可為獨特集合。下標i及j分別指示受害者線數目及侵略者線數目。加權參數W_ij 302可關於圖5A及圖5B根據預定義加權方案來指定，其中每一者展示組合為矩陣形式的加權參數。

圖3中所示之處理程序可以任何合適的硬體來實施，包括邏輯電路、經組配來執行電腦可讀指令之一或多個處理器，及其類似者。此外，儘管圖3展示四輸入編碼器之圖式，但同一技術可在具有任何合適數目個資料輸入的編碼器中使用。

圖4為例示在四個互連體以藉由共同模式互連體禁止之方式編碼時之共同模式效應的四個眼圖400之圖式。如本文所使用，每一互連體包括一導體，其中每一導體包括攜載信號之信號線。詳言之，針對Line 1、Line 2、Line 3及Line 4中之每一者的眼圖得以展示。亦被稱為眼圖案之眼圖為用於評估數位信號之品質的工具。張開的眼圖案指示低位準之信號失真。眼圖之閉合指示波形歸因於串音及其他因素之失真。眼圖之x軸線表示單位間隔(UI)，而y軸線表示振幅。

四個模擬眼圖400中之每一者表示以資料速率為8十 億傳送/秒(GT/s)之匯流排在解碼器212之輸出端處(圖2，在Node C處)所俘獲的長偽隨機位元串流之信號品質，該匯流排具有1吋長傳輸線及密集佈線。如所例示，Line 1為在與剩餘三個互連體比較時以較低頻寬操作的共同模式互連體。以8十億位元/秒(Gb/s)，針對Line 1之眼圖歸因於串音及其他因素而顯著地閉合。若Line 2、Line 3及Line 4被迫使以藉由共同模式互連體Line 1所指示之最小頻率操作，則頻寬之大部分將為未使用的，如藉由對應於Line 2、Line 3及Line 4之眼圖在與Line 1比較時更張開所例示。此外，大程度之資料速率效能增大將為未實現的。

為了獲得較高資料輸送量，Line 2、Line 3及Line 4不受共同模式信號Line 1之低輸送量限制。詳言之，編碼矩陣可用以將平衡編碼應用於除共同模式信號線以外之線，而利用共同模式信號作為減小資料速率線。在一些實施例中，共同模式互連體可用於較慢速度通訊，諸如旁頻帶信號。

圖5A為藉由四輸入編碼器所使用之編碼矩陣500 W。儘管編碼矩陣500描述為四輸入編碼矩陣，但任何數目個輸入可得以使用。舉例而言，編碼矩陣可為N輸入編碼器，其中N對應於藉由編碼器所控制之信號線的數目。編碼矩陣為用以編碼藉由編碼器所接收之數位資料的加權參數之矩陣。編碼矩陣之大小將取決於藉由編碼器所控制之信號線的數目。加權參數W_ij可經指定，使得藉由編碼器所控制之信號線中之每一者之間的串音將減小，同時仍確保對編碼器之數位資料輸入可藉由解碼器再生。

加權參數可被標明為實數、複數或整數，且經選擇以 使得串音得以最小化且傳輸器裝置及接收器裝置之電壓極限並未受到違反。一旦資料跨於通道上經傳輸，則串音自信號有效地移除且二進位資料可得以復原。為了最小化串音，加權參數可根據特定規則來指定。然而，加權矩陣不受共同模式信號之最低資料速率限制。實情為，權重經施加，使得具有來自編碼矩陣之平衡編碼的信號線可以最大資料速率操作，同時使用共同模式信號作為精簡資料線。在一些實施例中，所指明之共同模式信號線可用於較慢速度通訊，諸如旁頻帶信號。共同模式信號對應於編碼矩陣中具有相同正負號(正抑或負)之加權因子。平衡編碼信號具有編碼矩陣中具有相同量值之加權因子。

圖5B為用於四輸入編碼器之編碼矩陣的實例。編碼矩陣之第一行對應於共同模式信號，此係由於此行之每一值具有相同正負號。在此狀況下，對應於共同模式信號之每一值為正的。剩餘行中之值具有具不同正負號之相等量值。剩餘行表示平衡編碼。因此，藉由編碼矩陣502所表示之四個互連體具有具相等的正及負加權因子之三個平衡編碼互連體，及具有全正或負加權因子的一個共同模式互連體。四輸入編碼矩陣可在圖2中所示及圖3中所表示之四輸入編碼器206中使用。應注意，包含編碼矩陣W之值可為任何合適的值且無需與圖5B之實例中所示相同。

圖6為藉由解碼器所使用之解碼處理程序的圖式。特定言之，圖6為藉由與圖2及圖3之編碼器206配對的解碼器212所使用之解碼處理程序的數學表示。圖2之圖式600展示數個線電壓輸入Line 1至Line 4，該等輸入與圖2中所示之具有相同名 稱的信號線對應。圖6之圖式600亦展示數個資料輸出，被稱為Data A及Data B。Data A及Data B輸出表示圖2中所示之具有相同名稱的資料輸出。應瞭解，圖6之四輸出解碼器將亦包括Data C輸出及Data D輸出(未圖示)。

如圖6中所示，解碼器可包括加權邏輯及求和邏輯。針對每一資料輸出，解碼器根據所指定加權參數I_ij 602對經由資料匯流排所接收之四個線電壓中的每一者加權，且經加權線電壓接著藉由求和器604相加。來自每一信號線之線電壓乘以對應的加權項I_i,j。下標i及j分別指示受害者線數目及侵略者線數目。每一求和器604之輸出用以產生對應的數位資料輸出。在解碼線電壓資料之後，資料輸出中之每一者將與耦接至解碼器之線電壓中之每一者的加權和成比例。被稱為Data A之解碼器輸出為表示輸入至在資料匯流排之傳輸側處的對應編碼器之數位資料的數位信號，其在圖2及圖3兩者中亦被稱為Data A。加權參數I_ij 602可根據下文關於圖7A及圖7B進一步解釋之預定義加權方案來指定。

圖6中所示之處理程序可以任何合適的硬體來實施，包括邏輯電路、經組配來執行電腦可讀指令之一或多個處理器，及其類似者。此外，儘管圖6展示四輸出解碼器之圖式，但同一技術可在具有任何合適數目個資料輸出的解碼器中使用。

圖7A為藉由N輸入編碼器所使用之解碼矩陣I，其中N對應於耦接至解碼器之信號線的數目。解碼矩陣為用以解碼藉由解碼器所接收之線電壓的加權參數之矩陣。編碼矩陣之大小將取決於耦接至解碼器之信號線的數目。為了確保數位資料可藉 由解碼器再生，加權參數I_ij可經指定以使得解碼矩陣I為編碼矩陣W之轉置或逆矩陣。解碼處理程序顛倒編碼處理程序之操作。在解碼處理程序之後，經編碼線電壓轉換回為二進位電壓且數位位元串流得以復原。

圖7B為用於四輸入解碼器之解碼矩陣的實例。四輸入解碼矩陣為圖5B中所示之編碼矩陣的逆矩陣(及針對此特定狀況之轉置矩陣)乘以縮放因子0.25。在一些狀況下，編碼矩陣之逆矩陣等於編碼矩陣的轉置矩陣。然而，當解碼矩陣為編碼矩陣之逆矩陣時，狀況並非始終如此。另外，儘管縮放因子0.25在本實例中得以使用，但應瞭解，解碼矩陣可使用任何合適的縮放因子，此取決於特定實行方案之設計考慮事項。四輸入解碼矩陣可在圖2中所示及圖6中所表示之四輸入解碼器206中使用。

圖8A為例示以最大速度操作之共同模式互連體的四個眼圖800之圖式。詳言之，Line 1以共同模式極限8Gb/s來操作。若包括Line 1、Line 2、Line 3及Line 4之匯流排具有以同一資料速率8Gbps操作之所有線，則該匯流排上之最大頻寬為32Gb/s。在一些狀況下，平衡編碼互連體之最大資料速率或最大頻寬為所傳輸資料之完整性得以維持的速率或頻寬。

圖8B為例示平衡編碼互連體之四個眼圖850的圖式。詳言之，Line 2、Line 3及Line 4為各自能夠以24Gb/s操作之平衡編碼互連體。甚至在平衡編碼互連體以24Gb/s操作之情況下，共同模式Line 1之眼仍保持張開且可以8Gb/s傳輸資料。此產生總輸送量80Gb/s，及為在無平衡編碼互連體之情況下操作之2.5倍的改良。

除單一匯流排上之較高輸送量之外，當前技術亦可應用於寬的、密集佈線之匯流排。圖9為寬的半位元組至半位元組間距之說明。如本文所使用，半位元組為如上文所述將要一起編碼之信號線的分群。每一半位元組可具有N條信號線，其中N可為任何合適之數目，包括但不限於2、4、16、32、64或128。在一些實施例中，信號線為至少部分地安置於電路板上之條線或微條線。電路板902包括第一半位元組904及第二半位元組906。儘管電路板得以描述，但當前技術可實施於纜線、可撓性印刷電路板、連接器及其類似者上。第一半位元組904包括Line 1、Line 2、Line 3及Line 4。第二半位元組906包括Line 5、Line 6、Line 7及Line 8。此外，第一半位元組904與第二半位元組906之間的間距為24密耳。總言之，第一半位元組904及第二半位元組906可傳送1位元組之資料。

該位元組之每一半位元組具有在共同模式下操作之一互連體。為此實例之目的，第一半位元組904之Line 1及第二半位元組906之Line 5各自為共同模式互連體。此外，為此實例之目的，導體在此實例中為4密耳寬且在Line 1、Line 2、Line 3及Line 4之間具有4密耳空間。在Line 5、Line 6、Line 7及Line 8之間亦存在4密耳之間距，且在第一半位元組904與第二半位元組906之間具有24密耳之寬間距(為半位元組之每一Line之間的寬度之六倍)。

對應之眼圖例示Line 1及Line 5在共同模式下操作的8位元串音編碼匯流排中之每一互連體的效能。以8Gb/s，眼針對對於此模擬條件之所有互連體為張開的，且對應於共同模式信 號之眼為閉合程度最高的。圖9例示嚴重密度減小，此情況係歸因於半位元組之間的增大之間距及歸因於共同模式信號而限制資料速率。然而，密度可藉由調整輸送量及全平衡編碼來增大。

圖10為窄的半位元組至半位元組間距之說明。類似於圖9，電路板1002包括第一半位元組1004及第二半位元組1006。第一半位元組1004包括Line 1、Line 2、Line 3及Line 4。第二半位元組1006包括Line 5、Line 6、Line 7及Line 8。此外，第一半位元組1004與第二半位元組1006之間的間距為4密耳。

該位元組之每一半位元組具有在共同模式下操作之一互連體。為此實例之目的，第一半位元組1004之Line 1及第二半位元組1006之Line 5各自為共同模式導體。此外，為此實例之目的，導體在此實例中為4密耳寬且在Line 1、Line 2、Line 3及Line 4之間具有4密耳空間。在Line 5、Line 6、Line 7及Line 8之間亦存在4密耳之間距，且在第一半位元組1004與第二半位元組1006之間具有4密耳之窄間距(等於半位元組之每一Line之間的寬度)。

為了增大密度，每一半位元組之間的空間已減小。儘管此可增大匯流排之密度，但Line 1及Line 5之共同模式信號具有如藉由圖10中之對應眼圖所例示的閉合眼。閉合眼係歸因於半位元組之間的不合需要之串音。然而，經由平衡選擇性編碼，資料速率可在共同模式導體上減小以使眼張開同時增大佈線密度。在一些狀況下，佈線密度增大62%。

圖11為概述用於增大匯流排之最大頻寬的方法之處理程序流程圖。方法1100可藉由諸如圖1中所示之傳訊模組的 一或多個傳訊模組執行。方法1100可藉由包括於傳訊模組中，例如，包括於圖2中所示之編碼器206及解碼器212中之邏輯實施。該邏輯以硬體來體現，諸如邏輯電路或經組配來執行儲存於非暫時性電腦可讀媒體中之指令的一或多個處理器。該方法可在區塊1102處開始，其中藉由編碼器接收多個資料位元。資料位元係並行接收的，此情況意味每一資料位元在近似相同的時間得以接收且每一資料位元對應於不同資料串流。

在區塊1104處，以平衡型式對資料位元之一部分加權。舉例而言，資料位元對應於平衡編碼互連體之部分藉由相等的正或負加權因子加權。對應於共同模式互連體之資料位元藉由全正或全負權重加權。如上文所論述，編碼矩陣可為編碼矩陣之任何兩個行之間的點積為零且針對編碼矩陣之每一行的平方數之總和為非零的矩陣。編碼矩陣之值可使資料位元之該部分以平衡型式加權。在區塊1106處，以最大資料速率傳輸對應於平衡編碼互連體之資料位元。對應於共同模式互連體之資料位元可以受限資料速率傳輸。受限資料速率可為低於平衡編碼信號線之速度。在一些狀況下，平衡編碼信號線將以最大頻寬操作。

在實施例中，經加權資料可得以求和。經求和的經加權資料可用以產生將要經由信號線傳輸之信號位準。舉例而言，編碼器可使用求和之結果來產生用以控制傳輸器之控制信號，使得所傳輸信號與對編碼器之輸入中之每一者的加權和成比例。信號位準經由信號線傳輸，且信號位準可針對藉由編碼器所控制之每一信號線並行地傳輸，使得所產生的每一信號位準將使用來自編碼矩陣之加權參數的不同行來產生。

多個信號可在經由匯流排傳輸之後得以接收。該等多個信號可為藉由編碼器在如上文所述之處理程序之後傳輸的信號。在解碼器處，該等多個信號中之每一者可乘以加權參數以產生經加權資料。加權參數可自為藉由編碼器所使用之編碼矩陣之轉置矩陣的解碼矩陣獲得。經加權資料可接著經求和以產生所接收資料位元。所接收資料位元將具有與藉由編碼器所接收之資料位元中之一者相同的值。來自每一信號線之資料可並行地解碼。在處理程序之末尾，藉由編碼器所接收之資料位元中的每一者將藉由解碼器再生。

另外，包括平衡編碼信號之匯流排的佈線密度可藉由以下操作克服半位元組至半位元組串音之不合需要的效應：使共同模式互連體能夠以足夠慢以具有張開之所接收眼的速度執行。換言之，佈線密度可藉由以下操作增大：減小共同模式互連體之資料速度，使得共同模式互連體上之資料在於解碼器處解碼時為完整的。

圖12為根據當前技術之轉遞時脈架構1200的說明。鏈路時脈源將得自PHY層之類比前端(AFE)中的I/O PLL 1202。取決於針對較低速度信號所選擇之資料速率，簡單的時脈分頻器可提供足夠的效能。若互連體需要用於鏈路初始化之旁頻帶信號及控制資訊，則此解決方案將允許非核心時脈在低頻模式下執行旁頻帶。

圖13為傳輸實體層(PHY)1300之實例。為計時方面之簡單性，時脈比率分頻器可用以自I/O PLL導出針對低速、共同模式信號之時脈。為了在不喚醒整個AFF之情況下致能針對旁 頻帶信號之非同步通訊，多工器將允許非核心時脈(UCLK)傳輸慢速度信號，諸如喚醒/休眠交握。在此實例中，位準共用可在PISO與驅動器之間的邏輯區塊中進行。

圖14為接收器實體層(PHY)1400之實例。在解碼器側上，選通藉由延遲線設定針對接收器之計時以同步化四個I/O之群組。每一接收器得到同一全速時脈，以確保來自每一高速位元之所接收串音經取樣且可藉由接收器之後的數位區塊復原。在實施例中，任擇的終止可在接收器處實施。

藉由兩用諸如上文針對旁頻帶通訊所述之共同模式信號的低速信號，四導線半位元組變為用於串行輸入/輸出I/O應用之自含式PHY介面，該應用具有所定義道來在兩個矽晶粒之間傳遞功率管理及控制資訊。儘管時脈轉遞架構已得以描述，但概念跨於共同時脈或甚至嵌入式時脈架構上為適用的。

實例1

本文描述一種設備。該設備包括多個導體，其中至少一導體為一共同模式導體。該設備亦包括一編碼器，該編碼器用以編碼要在該等多個導體上傳輸之資料，其中該共同模式導體之一資料速度為受限的且其他導體的一資料速度要根據一編碼矩陣而被最大化。

該等其他導體可具有來自該編碼矩陣之一平衡編碼。該共同模式導體可對應於該編碼矩陣中之全正或全負權重。該共同模式導體可根據該等多個導體之一佈線密度受限。該等多個導體之一半位元組至半位元組間距可等於該等多個導體之每一導體之間的間距。該設備可包括一傳訊模組，其中該傳訊模組 耦接至多個數位輸入端。該傳訊模組可包括用於在多個導體上傳輸及接收資料之組件。該設備之一總輸送量可為至少80十億位元/秒。該等多個導體可佈線於封裝、印刷電路板(PCB)、多晶片模組(MCM)、多晶片封裝(MCP)或其任何組合上。另外，該等多個導體可為條線或微條線。

實例2

本文描述一種電子裝置。該電子裝置包括具有多條信號線之一匯流排，其中至少一信號線為一共同模式信號線。該電子裝置亦包括一編碼器用以編碼要在該匯流排上傳輸之資料，其中該共同模式信號線之一資料速度為受限的且其他信號線之一資料速度係根據一編碼矩陣而被最大化。

該等其他信號線可具有來自該編碼矩陣之一平衡編碼。該共同模式信號線可具有該編碼矩陣中之全正或全負加權因子。該等其他信號線可具有該編碼矩陣中具有相同量值之加權因子。該共同模式信號線可根據該等多條信號線之一佈線密度受限。另外，該匯流排之該等多條信號線的一半位元組至半位元組間距可等於該等多條信號線中之每一者之間的間距。該匯流排之一總輸送量可為至少80十億位元/秒。該匯流排可為一寬的、密集佈線之匯流排。此外，該編碼矩陣之該等加權因子可基於每一信號線上之串音的量。該電子裝置可為一平板PC、輕量型筆記型電腦、桌上型電腦或伺服器。該電子裝置亦可為一行動電話。

實例3

本文描述一種有形、非暫時性電腦可讀媒體。該有形、非暫時性電腦可讀媒體包括程式碼來指引一處理器使用一加 權和編碼在多個數位輸入端處所接收之資料，以產生平衡編碼資料及共同模式資料。該有形、非暫時性電腦可讀媒體亦包括程式碼來指引一處理器在一互連體之多個導體上傳輸該平衡編碼資料及該共同模式資料，以最大化在該互連體上之該平衡編碼資料的頻寬同時限制在該互連體上之該共同模式資料的頻寬。

該共同模式資料在與該平衡編碼資料比較時可以一較低速度驅動。一傳訊模組可耦接至多個數位輸入端。該互連體之一佈線密度可增大，且回應於增大該佈線密度，該傳訊模組減小該共同模式資料之該頻寬以維持該共同模式資料的完整性。一編碼器可編碼該資料，該編碼器至少部分地基於一編碼矩陣對在該等多個數位輸入端中之每一者上所接收的該資料進行加權。另外，該傳訊模組可包括耦接至該互連體之一導體的一解碼器，該解碼器經由該導體耦接至一第二傳訊模組之一編碼器且解碼自該編碼器所接收的資料。該解碼器可使用為一編碼矩陣之轉置矩陣的一解碼矩陣解碼信號資料。積體電路晶片可為一數位系統之一中央處理單元、微控制器、輸入/輸出集線器、晶片組或記憶體控制器集線器(MCH)。另外，該處理器可為一圖形處理器。

實例4

本文描述一種用以致能一模式選擇性平衡編碼之互連體的方法。該方法包括：在該互連體處接收多個資料串流；及使用一編碼矩陣藉由加權參數對該等資料串流中之每一者進行加權以產生經加權資料串流，導致一平衡編碼資料串流及一共同模式資料串流。該方法亦包括以一最大資料速率傳輸該平衡編碼資料串流且以一受限資料速率傳輸該共同模式資料串流。

該共同模式資料串流之該受限資料速率可基於一匯流排之一佈線密度。該平衡編碼資料串流之該最大資料速率可為該資料串流之一完整性得以維持的一資料速率。該平衡編碼資料串流可使用該互連體之一導體的一最大頻寬來傳輸。該方法亦可包括：接收該平衡編碼資料串流及該共同模式資料串流；及解碼該平衡編碼資料串流及該共同模式資料串流。另外，加權參數可針對為該編碼矩陣之該等權重參數之一轉置或逆矩陣的一解碼矩陣獲得。該編碼矩陣可包括針對該共同模式資料串流之全正或全負加權參數。此外，該編碼矩陣可包括針對該平衡編碼資料串流之具有相同量值的加權參數。該互連體可為一密集佈線之互連體。該互連體亦可包括一傳訊模組。

實例5

本文描述一種系統。該系統包括具有多條密集佈線之信號線的一匯流排。該系統亦包括耦接至多個數位輸入端之一第一傳輸模組，該第一傳輸模組編碼在該等多個數位輸入端處所接收之資料，其中該經編碼資料為平衡編碼資料或共同模式資料，且該平衡編碼資料係以一最大資料速率傳輸。

該共同模式資料可取決於該等多條密集佈線之信號線以一受限資料速率傳輸。該第一傳輸模組可包括一編碼器來編碼該資料，該編碼器至少部分地基於一編碼矩陣對在該等多個數位輸入端中之每一者上所接收的該資料進行加權。該編碼矩陣可包括將要施加至該平衡編碼資料的具有相等量值之加權因子。該編碼矩陣亦可包括將要施加至該共同模式資料的具有全正值或全負值之加權因子。一解碼器可耦接至該匯流排之該等多條密集 佈線的信號線，該解碼器使用為該編碼矩陣之轉置或逆矩陣的一解碼矩陣解碼經由該匯流排所接收之該平衡編碼資料或及該共同模式資料。

實例6

本文描述一種設備。該設備包括多個導體。該設備亦包括編碼在多個數位輸入端處所接收之資料的構件，其中該經編碼資料傳輸於該等多個導體上且一共同模式導體之一資料速度為受限的且一平衡編碼導體的一資料速度根據一編碼矩陣最大化。

編碼在多個數位輸入端處所接收之資料的該構件可為一傳訊模組。該共同模式導體可對應於該編碼矩陣中之全正或全負權重。另外，該共同模式導體可根據該等多個導體之一佈線密度受限。該等多個導體之一半位元組至半位元組間距可等於該等多個導體之每一導體之間的間距。該傳訊模組可包括用於在該等多個導體上傳輸及接收資料之組件。該等多個導體之一總輸送量為至少80十億位元/秒。該等多個導體可佈線於封裝、印刷電路板(PCB)、多晶片模組(MCM)、多晶片封裝(MCP)或其任何組合上。另外，該等多個導體可為條線或微條線。

儘管已關於有限數目個實施例描述了當前技術，但熟習此項技術者將瞭解自該等實施例之眾多修改及變化。預期所附申請專利範圍涵蓋如屬於當前技術之真實精神及範疇之所有此等修改及變化。

設計可經歷自產生至模擬至製造之各種階段。表示設計之資料可以數種方式來表示設計。首先，如在模擬中為有用 的，硬體可使用硬體描述語言或另一功能描述語言來表示。另外，具有邏輯及/或電晶體閘之電路層級模型可在設計處理程序之一些階段產生。此外，大多數設計在一些階段達到表示各種裝置在硬體模型中之實體佈局之資料的層級。在使用習知半導體製造技術之狀況下，表示硬體模型之資料可為指定各種特徵在用於遮罩之不同遮罩層上是否存在的資料，該等遮罩用以產生積體電路。在設計之任何表示中，資料可儲存於任何形式之機器可讀媒體中。記憶體或者磁性或光學儲存器(諸如，碟片)可為儲存經由光波或電波所傳輸之資訊的機器可讀媒體，該光波或電波經調變或以其他方式產生以傳輸此資訊。當指示或攜載程式碼或設計之電載波經傳輸，達到執行電信號之複製、緩衝或重新傳輸的程度時，新的複本得以製作。因此，通訊提供者或網路提供者可在有形的機器可讀媒體上至少暫時地儲存體現當前技術之實施例之技術的物品，諸如編碼至載波中的資訊。

如本文所使用之模組指代硬體、軟體，及/或韌體之任何組合。作為實例，模組包括與非暫時性媒體相關聯之硬體，諸如微控制器，該媒體儲存經調適來藉由微控制器執行之程式碼。因此，在一實施例中，對模組之引用指代硬體，其經特定組配來辨識及/或執行將要在非暫時性媒體上保留之程式碼。此外，在另一實施例中，模組之使用指代包括程式碼之非暫時性媒體，該程式碼經特定調適來藉由微控制器執行以執行預定操作。且如可推斷，在又一實施例中，模組一詞(在此實例中)可指代微控制器與非暫時性媒體之組合。常常，例示為單獨的模組邊界通常變化且可能重疊。舉例而言，第一模組及第二模組可共用硬體、軟體、 韌體或其組合，同時可能保留一些獨立的硬體、軟體或韌體。在一實施例中，邏輯一詞之使用包括硬體，諸如電晶體、暫存器，或諸如可規劃邏輯裝置之其他硬體。

在一實施例中，短語『以』或『經組配來』之使用指代配置、放在一起、製造、要約出售、進口及/或設計執行所指明或所判定任務之設備、硬體、邏輯或元件。在此實例中，並未操作之設備或其元件仍『經組配來』在其經設計、耦接及/或互連以執行所指明任務的情況下執行該所指明任務。作為純例示性實例，邏輯閘可在操作期間提供0或1。但『經組配來』將啟用信號提供至時脈之邏輯閘不包括可提供1或0之每一可能邏輯閘。實情為，邏輯閘為以某方式耦接之邏輯閘，該方式為在操作期間，1或0輸出將啟用時脈。再次注意，『經組配來』一詞之使用不需要操作，而是聚焦於設備、硬體及/或元件之潛在狀態，其中設備、硬體及/或元件之潛在狀態經設計來在該設備、硬體及/或元件正操作時執行特定任務。

此外，在一實施例中，短語『能夠』及或『可操作以』之使用指代某設備、邏輯、硬體及/或元件以允許以指定方式使用該設備、邏輯、硬體及/或元件之方式來設計。注意如上文，在一實施例中，以、能夠或可操作以之使用指代設備、邏輯、硬體及/或元件之潛在狀態，其中設備、邏輯、硬體及/或元件不操作但以允許以指定方式使用設備的方式來設計。

如本文所使用，值包括數目、狀態、邏輯狀態或二進位邏輯狀態之任何已知表示。常常，邏輯位準、邏輯值或多個邏輯值之使用亦被稱為1及0，此簡單地表示二進位邏輯狀態。舉 例而言，1指代高邏輯位準且0指代低邏輯位準。在一實施例中，諸如電晶體或快閃胞之儲存胞可能能夠保留單一邏輯值或多個邏輯值。然而，電腦系統中之值的其他表示已得以使用。舉例而言，十進位數10亦可表示為二進位值1010及十六進位字母A。因此，值包括能夠保留於電腦系統中之資訊的任何表示。

此外，狀態可藉由值或值之多個部分表示。作為實例，諸如邏輯1之第一值可表示預設或初始狀態，而諸如邏輯0之第二值可表示非預設狀態。另外，在一實施例中，重設及設定等詞分別指代預設及更新值或狀態。舉例而言，預設值可能包括高邏輯值，亦即，重設，而更新值可能包括低邏輯值，亦即，設定。注意，值之任何組合可用以表示任何數目個狀態。

上文所闡述之方法、硬體、軟體、韌體或程式碼之實施例可經由儲存於機器可存取、機器可讀、電腦可存取或電腦可讀媒體上之指令或程式碼來實施，該等指令或程式碼可藉由處理元件執行。非暫時性機器可存取/可讀媒體包括以可藉由機器讀取之形式提供(亦即，儲存及/或傳輸)資訊的任何機制，該機器諸如電腦或電子系統。舉例而言，非暫時性機器可存取媒體包括隨機存取記憶體(RAM)，諸如靜態RAM(SRAM)或動態RAM(DRAM)；ROM；磁性或光學儲存媒體；快閃記憶體裝置；電儲存裝置；光學儲存裝置；聲學儲存裝置；用於保留自暫時性(所傳播)信號(例如，載波、紅外信號、數位信號)所接收之資訊的其他形式之儲存裝置；等，其將與可自其接收資訊的非暫時性媒體區分。

用以規劃邏輯來執行當前技術之實施例的指令可儲 存於系統中之記憶體內，諸如DRAM、快取記憶體、快閃記憶體或其他儲存器。此外，指令可經由網路或藉由其他電腦可讀媒體來散佈。因此，機器可讀媒體可包括用於以可藉由機器(例如，電腦)讀取之形式儲存或傳輸資訊的任何機制，但不限於軟碟片、光碟、光碟片唯讀記憶體(CD-ROM)，及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電可抹除可規劃唯讀記憶體(EEPROM)、磁性或光學卡、快閃記憶體，或在資訊經網際網路經由電、光學、聲學或其他形式之所傳播信號(例如，載波、紅外信號、數位信號等)之傳輸中所使用的有形的機器可讀儲存器。因此，電腦可讀媒體包括適於以可藉由機器(例如，電腦)讀取之形式儲存或傳輸電子指令或資訊的任何類型之有形機器可讀媒體。

遍及本說明書對「一實施例」或「實施例」之引用意味，結合實施例所述之特定特徵、結構或特性包括於當前技術的至少一實施例中。因此，短語「在一實施例中」或「在實施例中」在遍及本說明書之各處的出現未必均指代同一實施例。此外，特定特徵、結構或特性可在一或多個實施例中以任何合適之方式組合。

在前述說明書中，已參考特定例示性實施例提供了詳細描述。然而，將顯然，在不脫離如所附申請專利範圍中所闡述的當前技術之更廣泛精神及範疇的情況下，可對實施例進行各種修改及改變。因此，應以例示性意義而非限制性意義來看待說明書及圖式。此外，實施例及其他例示性語言之前述使用未必指代同一實施例或同一實例，而可指代不同且相異的實施例，以及可 能同一實施例。

100‧‧‧計算系統/計算裝置

102‧‧‧處理器

104‧‧‧記憶體裝置/記憶體

106‧‧‧圖形處理器

108‧‧‧I/O集線器

110‧‧‧記憶體控制器集線器/記憶體控制器

112‧‧‧圖形匯流排

114‧‧‧記憶體匯流排

116‧‧‧前側匯流排

118‧‧‧內部匯流排

120‧‧‧傳訊模組

Claims (25)

1. 一種設備，其包含：多個導體，其中至少一導體為一共同模式導體；一編碼器，用以編碼要在該等多個導體上傳輸之資料，其中該共同模式導體之一資料速度為受限的且其他導體的一資料速度要根據一編碼矩陣而被最大化。
2. 如請求項1之設備，其中該等其他導體具有來自該編碼矩陣之一平衡編碼。
3. 如請求項1之設備，其中該共同模式導體對應於該編碼矩陣中之全正或全負權重。
4. 如請求項1之設備，其中該共同模式導體係根據該等多個導體之一佈線密度受限。
5. 如請求項1之設備，其中該等多個導體之一半位元組至半位元組間距等於該等多個導體之每一導體之間的間距。
6. 如請求項1之設備，其包含一傳訊模組，其中該傳訊模組耦接至多個數位輸入端。
7. 如請求項1之設備，其中該等多個導體佈線於封裝、印刷電路板(PCB)、多晶片模組(MCM)、多晶片封裝(MCP)或其任何組合上。
8. 一種電子裝置，其包含：一匯流排，其包含多條信號線，其中至少一信號線為一共同模式信號線； 一編碼器，用以編碼要在該匯流排上傳輸之資料，其中該共同模式信號線之一資料速度為受限的且其他信號線之一資料速度係根據一編碼矩陣而被最大化。
9. 如請求項8之電子裝置，其中該等其他信號線具有來自該編碼矩陣之一平衡編碼。
10. 如請求項8之電子裝置，其中該共同模式信號線具有該編碼矩陣中之全正或全負加權因子。
11. 如請求項8之電子裝置，其中該等其他信號線具有在該編碼矩陣中相同量值之加權因子。
12. 如請求項8之電子裝置，其中該共同模式信號線係根據該等多條信號線之一佈線密度受限。
13. 如請求項8之電子裝置，其中該匯流排之該等多條信號線的一半位元組至半位元組間距等於該等多條信號線中之每一者之間的間距。
14. 一種有形、非暫時性電腦可讀媒體，其包含程式碼來指引一處理器：使用一加權和編碼在多個數位輸入端處所接收之資料，以產生平衡編碼資料及共同模式資料；及在一互連體之多個導體上傳輸該平衡編碼資料及該共同模式資料，以最大化在該互連體上之該平衡編碼資料的頻寬同時限制在該互連體上之該共同模式資料的頻寬。
15. 如請求項14之有形、非暫時性電腦可讀媒體，其中該共同模式資料在與該平衡編碼資料比較時係以一較低速度驅動。
16. 如請求項14之有形、非暫時性電腦可讀媒體，其進一步包含耦接至多個數位輸入端之一傳訊模組。
17. 如請求項14之有形、非暫時性電腦可讀媒體，其中該互連體之一佈線密度被增大，且回應於增大該佈線密度，該傳訊模組減小該共同模式資料之該頻寬以維持該共同模式資料的完整性。
18. 如請求項14之有形、非暫時性電腦可讀媒體，其包含一編碼器用以編碼資料，該編碼器至少部分地基於一編碼矩陣而對在該等多個數位輸入端中之每一者上所接收的資料進行加權。
19. 如請求項14之有形、非暫時性電腦可讀媒體，其中該傳訊模組包含耦接至該互連體之一導體的一解碼器，該解碼器經由該導體耦接至一第二傳訊模組之一編碼器且解碼自該編碼器所接收的資料。
20. 一種用以致能一模式選擇性平衡編碼之互連體的方法，其包含：在該互連體處接收多個資料串流；使用一編碼矩陣藉由加權參數對該等資料串流中之每一者進行加權以產生經加權資料串流，導致一平衡編碼資料串流及一共同模式資料串流；及以一最大資料速率傳輸該平衡編碼資料串流且以一受限資料速率傳輸該共同模式資料串流。
21. 如請求項20之方法，其中該共同模式資料串流之該受限資料速率係基於一匯流排之一佈線密度。
22. 如請求項20之方法，其中該平衡編碼資料串流之該最大資料速率為該資料串流之一完整性被維持的一資料速率。
23. 如請求項20之方法，其中該平衡編碼資料串流係使用該互連體之一導體的一最大頻寬來傳輸。
24. 如請求項20之方法，其包含：接收該平衡編碼資料串流及該共同模式資料串流；及解碼該平衡編碼資料串流及該共同模式資料串流。
25. 如請求項20之方法，其包含針對為該編碼矩陣之該等權重參數之一轉置或逆矩陣的一解碼矩陣獲得加權參數。