TWI502364B - 積體電路晶片、電子裝置以及資料處理系統 - Google Patents

積體電路晶片、電子裝置以及資料處理系統 Download PDF

Info

Publication number
TWI502364B
TWI502364B TW102147164A TW102147164A TWI502364B TW I502364 B TWI502364 B TW I502364B TW 102147164 A TW102147164 A TW 102147164A TW 102147164 A TW102147164 A TW 102147164A TW I502364 B TWI502364 B TW I502364B
Authority
TW
Taiwan
Prior art keywords
data
electronic device
transmitting module
matrix
encoder
Prior art date
Application number
TW102147164A
Other languages
English (en)
Other versions
TW201430580A (zh
Inventor
Stephen H Hall
Chaitanya Sreerama
Jason A Mix
Michael W Leddige
Sanchez Jose A Sanchez
Olufemi B Oluwafemi
Maynard C Falconer
Paul G Huray
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW201430580A publication Critical patent/TW201430580A/zh
Application granted granted Critical
Publication of TWI502364B publication Critical patent/TWI502364B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Description

積體電路晶片、電子裝置以及資料處理系統 發明領域
本文揭示大致上係有關於減少一運算裝置中信號線間之串擾的技術。更明確言之，本文揭示減少一資料匯流排的信號線間之串擾的編碼技術。
 發明背景
近代運算裝置仍然持續結合不斷增多的組件至小型裝置基座內。隨著基座容積的縮小，組件間的資料匯流排的路徑安排密度增高，結果導致該資料匯流排的信號線間之串擾相對應地增高。串擾傾向於減低匯流排效能，傾向於限制了一資料匯流排可在組件間成功地轉移資料的資料率。減少一資料匯流排中之串擾的一種方式係增加信號線間隔，限制了所能達成的微縮化程度。
依據本發明之一實施例，係特地提出一種積體電路晶片，其包含：耦接至多個數位輸入之一發訊模組，該發訊模組用以進行下列動作：將於該等多個數位輸入所接收的資料編碼以產生經編碼資料；及基於該經編碼資料， 驅動一匯流排的多個信號線上的線路電壓或電流，其中該等多個線路電壓中之每一者相對應於該等多個數位輸入所接收的該資料之一加權總和。
100‧‧‧運算系統
102‧‧‧處理器
104‧‧‧記憶體裝置
106‧‧‧圖形處理器
108‧‧‧輸入/輸出(I/O)集線器
110‧‧‧記憶體控制器
112‧‧‧圖形匯流排
114‧‧‧記憶體匯流排
116‧‧‧前端匯流排
118‧‧‧內部匯流排
120‧‧‧發訊模組
200‧‧‧資料匯流排
202‧‧‧發射模組
204‧‧‧接收模組
206‧‧‧編碼器
208‧‧‧發射器
210‧‧‧接收器
212‧‧‧解碼器
300、400‧‧‧略圖
302‧‧‧加權參數Wij
402‧‧‧加權參數Iij
304、404‧‧‧加法器
500、600‧‧‧加權矩陣、編碼矩陣
700、800‧‧‧解碼矩陣I
900、906、912、1002-1016‧‧‧線圖
902、904‧‧‧資料串流
908、910‧‧‧信號
1100‧‧‧眼圖
1200、1300‧‧‧模擬眼圖
1400‧‧‧方法
1402-1414‧‧‧方塊
A、B、C‧‧‧節點
圖1為具有可減少串擾的一發訊模組之一運算系統之一範例的方塊圖。
圖2為顯示在一匯流排的驅動端及接收端的成對發訊模組之範例的方塊圖。
圖3為由該編碼器使用的一編碼處理之略圖。
圖4為由該解碼器使用的一解碼處理之略圖。
圖5為由一N-輸入編碼器使用的一編碼矩陣W，於該處N係相對應於由該編碼器所控制的信號線數目。
圖6為一4-輸入編碼器之一編碼矩陣的一範例。
圖7為由一N-輸入解碼器使用的一解碼矩陣I，於該處N係相對應於由該解碼器所控制的信號線數目。
圖8為一4-輸入解碼器之一編碼矩陣的一範例。
圖9A-D為線圖表示由一對發訊模組實現的編碼及解碼處理之一模擬。
圖10A及10B為線圖顯示藉一4-輸入編碼器編碼二進制資料的一單一位元所執行的編碼處理結果。
圖11A及11B為眼圖顯示藉此處描述的技術提供改良串擾減少。
圖12A及12B為具有30微米信號線線跡寬度及10微米之線跡至線跡間隔的一16GT/s的模擬眼圖，顯示由此 處描述的技術提供之改良串擾減少。
圖13A及13B為具有30微米信號線線跡寬度及10微米之線跡至線跡間隔的一24GT/s的模擬眼圖，顯示由此處描述的技術提供之改良串擾減少。
圖14為處理流程圖摘述編碼與解碼資料之一方法。
 較佳實施例之詳細說明
此處揭示的主旨係有關於在數位系統諸如，舉例言之，主機板上的一記憶體匯流排的各組件傳輸資訊的發訊技術。各個組件可包括具有一編碼區塊的一輸入/輸出(I/O)發射器及具有一解碼區塊的I/O接收器。在組件間發送的資料係經編碼及經解碼使得串擾的負面效應被去除及信號品質提升。此處揭示之發訊技術在封裝體、印刷電路板(PCB)、多晶片模組(MCM)及多晶片封裝體(MCP)上的路徑安排密度及匯流排速度二者皆提供顯著增高。提高路徑安排密度及匯流排速度許可將更多個功能設計入更小型體積內部，及輔助根據摩爾定律擴充電腦效能。
於後文詳細說明部分及申請專利範圍各項中，可使用「耦接」及「連結」連同其衍生詞。但須瞭解此等術語並非意圖為彼此的同義詞。反而於特定實施例中，「連結」可用以指示二或多個元件係彼此直接實體或電氣接觸。「耦接」可表示二或多個元件係彼此直接實體或電氣接觸。但「耦接」也可表示二或多個元件係彼此直接接觸，但仍然 彼此協作或彼此互動。
圖1為具有減少串擾的發訊模組之一運算系統的一範例之方塊圖。運算系統100可為，舉例言之，行動電話、膝上型電腦、超筆電(ultrabook)、桌上型電腦、伺服器、或平板電腦等。運算系統100可包括適用以執行所儲存的指令之一處理器102，以及儲存指令而可由處理器102執行的一記憶體裝置104。該處理器102可為單核心處理器、多核心處理器、運算叢集或許多其它組態。處理器102可實現為複雜指令集電腦(CISC)處理器或精簡指令集電腦(RISC)處理器、x86指令集可相容處理器、多核心、或任何其它微處理器或中央處理單元(CPU)。於若干實施例中，處理器102包括雙核心處理器、雙核心行動處理器等。
記憶體裝置104可包括隨機存取記憶體(例如SRAM、DRAM、零電容器RAM、SONOS、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM等)、唯讀記憶體(例如遮罩ROM、PROM、EPROM、EEPROM等)、快閃記憶體或任何其它合宜記憶體系統。記憶體裝置104可用以儲存電腦可讀取指令，該等指令當藉該處理器執行時，指導該處理器從事依據此處描述的實施例的各項操作。
運算系統100也可包括處理電腦產生的圖形之一圖形處理器106。該圖形處理器106係經組配以處理與產生欲發送給一顯示器(圖中未顯示)的圖形有關的記憶體。該顯示器可為該運算系統100之一內建式組件或可為外部連結至運算系統100的裝置。運算系統100也可包括一I/O集線器 108用以連結及控制額外I/O裝置(圖中未顯示)，諸如網路介面控制器、記憶體儲存裝置、使用者輸入裝置等。耦接至I/O集線器108的I/O裝置可為該運算系統100之一內建式組件或可為外部連結至運算系統100的裝置。
運算系統100也可包括一記憶體控制器集線器110，其處理處理器102、記憶體裝置104、圖形處理器106及I/O集線器110間之通訊。運算系統100的多個組件間之通訊可於各個資料匯流排上執行。舉例言之，圖形處理器106可經由一圖形匯流排112而耦接至記憶體控制器110。記憶體104可經由一記憶體匯流排114而耦接至記憶體控制器110。處理器102與記憶體控制器110間之資料匯流排可稱為前端匯流排116。該記憶體控制器110與I/O集線器間之資料匯流排可稱為內部匯流排118。
於若干實施例中，處理器102、圖形處理器106、記憶體裝置104、記憶體控制器110、及I/O集線器108可為耦接至主機板的分開的積體電路晶片。於若干實施例中，處理器102、圖形處理器106、記憶體裝置104、記憶體控制器110、及I/O集線器108中之一或多者可含括於多晶片模組(MCM)、多晶片封裝體(MCP)或單晶片系統(SOC)。取決於一特定實現的設計考量，匯流排112、114、116、118中之一或多者的信號線至少部分地可配置於一或多個電路板上。
運算系統100也包括輔助耦接至個別匯流排的多個組件間之數位通訊的發訊模組120。各個發訊模組120接 收一數位信號，及產生在多個匯流排的信號線上傳播的電壓信號。容後詳述，電壓信號係藉發訊模組編碼以減低資料匯流排的信號線間之串擾效應。個別發訊模組120可耦接至或含括於運算系統100的透過運用單端通訊的一資料匯流排而發送資料之任何組件。舉例言之，發訊模組可含括於處理器102、圖形處理器106、記憶體裝置104、記憶體控制器110、及I/O集線器108等。
須瞭解圖1之方塊圖並不意圖指示運算系統100係包括圖1顯示的全部組件。反而運算系統100可包括更少組件或未例示於圖1的額外組件。又復，根據任何合宜的系統架構，含圖1所示系統架構或運用一資料匯流排以協助組件間的單端通訊之任何其它合宜的系統架構，該等組件可彼此耦接。舉例言之，本技術之實施例也可實現於任何合宜的電子裝置，包括超精簡形狀因數裝置，諸如單晶片系統(SOC)及多晶片模組。也可用在電腦內部或外部的任何電氣纜線，該電纜係用以攜載資訊從一點至另一點。舉例言之，本技術之實施例可用以連結磁碟機。
圖2為方塊圖顯示在一匯流排的驅動端及接收端的成對發訊模組之一範例。更明確言之，圖2顯示透過包括N信號線的一資料匯流排200而通訊式耦接的兩個發訊模組120，於該處N可為任何合宜數目，包括但非僅限於2、4、16、32、64、或128。於若干實施例中，該等信號線為至少部分地配置於一電路板上的帶狀線或微帶狀線。於若干實施例中，該等信號線為至少部分地配置於一SOC、多晶片 模組或一或多根纜線。為了本文說明之目的，該等發訊模組120於此處稱作一發射模組202及一接收模組204。為求清晰，發射模組202係顯示為包括用於發射的組件，而接收模組204係顯示為包括用於接收的組件。但須瞭解於若干實施例中，各個發訊模組120將包括用於透過該資料匯流排而發射與接收資料二者的組件。
發射模組202包括一或多個編碼器206用以編碼欲透過該匯流排200發射的資料。編碼器206包括多個數位輸入用以接收來自一電子組件(圖中未顯示)的經數位編碼資料。輸入該編碼器數位輸入於圖2中稱作為「資料A」至「資料N」。編碼器206的輸出係耦接至多個發射器208，其各自接收來自該編碼器206的一信號，及在其個別信號線上發射一相對應電壓信號。編碼器206編碼透過匯流排200發射的資料使得串擾的負面效應被去除及信號品質提升。
接收模組204包括耦接至信號線各自的接收器210。各個接收器210接收由發射模組202的個別發射器208所發射的類比信號，及提供一輸入信號給個別解碼器212。該解碼器212解碼透過該資料匯流排200發射的資料，及發射數位資料給一接收電子組件(圖中未顯示)。該接收模組204的各個解碼器212係與該發射模組206的一個別編碼器206配對。
如圖2所示，各個編碼器206可控制資料匯流排200的信號線中之四者。但於若干實施例中，各個編碼器206可控制任何數目的信號線直至資料匯流排200的信號線總 數。於若干實施例中，諸如圖2所示，資料匯流排200被劃分在多對編碼器/解碼器對間。於若干實施例中，發射模組包括單一編碼器206，及接收模組包括單一解碼器212。
於本文全文說明中，可述及節點其係用作為解說本技術的參考點。更明確言之，節點A係指發射模組202的發射器208之輸出，節點B係指接收模組204之接收器210的輸入，及節點C係指於該接收模組204的解碼器212之數位輸出。
容後詳述，單一編碼器206的資料輸入(舉例言之，資料A至資料D)係經編碼使得來自鄰近信號線的串擾變成透過各條信號線發射的該信號之一部分。於若干實施例中，編碼器206利用一編碼矩陣以產生發射線電壓，使得在一特定信號線上驅動的線電壓乃輸入該編碼器206的全部數位輸入之加權總和。編碼調整各條信號線上的電壓波形，使得當解碼時來自鄰近信號線的串擾被去除。於若干實施例中，解碼器212使用解碼矩陣，其為該編碼矩陣的轉置(transpose)或反逆(inverse)而解碼所接收的線電壓。
圖3為編碼器所使用的一編碼處理之略圖。更明確言之，圖3為4-輸入編碼器所使用的一編碼處理之數學表示型態，諸如圖2之編碼器206中之一者。圖2之略圖300顯示多個資料輸入，資料A至資料D，係相對應於圖2顯示的具有相同名稱之資料輸入。圖2之略圖300也顯示多個輸出線電壓，稱作線1電壓及線2電壓。線1電壓表示在圖2中稱作為「線1」的信號線上驅動的電壓，及線2電壓表示在圖2 中稱作為「線2」的信號線上驅動的電壓。須瞭解4-輸入編碼器將也包括線3電壓及線4電壓(圖中未顯示)。
如圖3所示，編碼器可包括加權邏輯及加法邏輯。資料A至資料D為在編碼器的輸入之二進制電壓位準(舉例言之，1及0)。針對各個線路電壓，編碼器根據所指明的加權參數Wij 302而對四個資料輸入，即資料A至資料D，中之各者進行加權，並且這些經加權輸入接著由加法器304進行相加。各個加法器304的輸出係用以控制發射器而驅動相對應的線電壓。在編碼輸入資料後，線電壓各自將與耦接至該編碼器的資料輸入各自的加權總和成比例。
如圖3所示，編碼係基於得自受害者線及攻擊者線的輸入資料資訊的一加權總和。為了本文說明之目的，「攻擊者線(aggressor line)」一詞係指串擾雜訊來源，及「受害者線(victim line)」一詞係指串擾雜訊的接收者。組成編碼矩陣使得從攻擊者線耦接至受害者線的雜訊變成信號的一部分，如此去除串擾的負面效應。該輸入資料資訊可由輸入二進制資料串流(邏輯壹及零)或其預驅動電壓值組成。針對各個輸入權值Wij 可為獨特，及針對所考慮的各條受害線可為獨特。下標i及j分別指示受害者線號碼及攻擊者線號碼。加權參數Wij 302可根據圖5及6相關的預先界定的加權方案(容後詳述)載明，其各自顯示組裝成矩陣形式的加權參數。
圖3顯示之方法可在任何適當硬體實現，包括邏輯電路、經組配以執行電腦可讀取指令的一或多個處理器 等。又復，雖然圖3顯示4-輸入編碼器之一略圖，但相同技術可用於具有任何合宜數目資料輸入的編碼器。
圖4為解碼器使用的解碼方法之略圖。更明確言之，圖4為由與圖2及3的編碼器206配對的解碼器212所使用的解碼方法之數學表示型態。圖2之略圖400顯示多個線電壓輸入亦即線1至線4，其係相對應於圖2顯示的具有相同名稱的信號線。圖4之略圖400也顯示多個資料輸出，稱作為資料A及資料B。資料A及資料B輸出表示具有圖2顯示的具有相同名稱的資料輸出。須瞭解圖4之4-輸出解碼器也將包括資料C輸出及資料D輸出(圖中未顯示)。
如圖4所示，解碼器可包括加權邏輯及加法邏輯。針對各個資料輸出，根據載明的加權參數Iij 402，解碼器對透過該資料匯流排所接收的四個線電壓進行加權，及然後加已權線電壓藉加法器404相加。來自各條信號線的線電壓乘以相對應的加權參數Iij 。下標i及j分別指示受害者線號碼及攻擊者線號碼。各個加法器404的輸出係用以產生一相對應的數位資料輸出。在解碼該線電壓資料之後，資料輸出各自將與耦接至解碼器的各個線電壓之加權總和成正比。稱作為資料A的解碼器輸出為一數位信號，其表示在該資料匯流排的發射端輸入相對應編碼器的數位資料，於圖2及3二圖中也稱作資料A。關聯圖7及8，加權參數Iij 402可依據預先界定的加權方案載明，容後詳述。
圖4顯示之方法可於任何適當硬體實現，包括邏輯電路、經組配以執行電腦可讀取指令的一或多個處理器 等。又復，雖然圖4顯示4-輸出解碼器之一略圖，但相同技術可用於具有任何合宜數目資料輸出的解碼器。
圖5為由一N-輸入編碼器所使用的一編碼矩陣W，於該處N係相對應於由編碼器控制的信號線數目。該編碼矩陣為用以編碼由編碼器所接收的數位資料之加權參數的一矩陣。編碼矩陣的大小將取決於由編碼器控制的信號線數目。加權參數Wij 可經載明使得由編碼器控制的信號線間之串擾減少，同時仍然確保輸入編碼器的數位資料可藉解碼器再生。
權值可為有符號的實數或整數，且係經選擇使得串擾為最小化，及不違反發射器及接收器裝置的電壓極限。當組合成矩陣形式時，標準線性代數可用以編碼資料，如方程式1所示。
V A =(V input ) T ．W T Eq.1
於方程式1中，VA 為一行向量列表，編碼欲在圖2節點A的互連體上發送的電壓，WT 為加權矩陣500的轉置，及Vinput 為含有欲在匯流排上傳輸的二進制資訊(編碼器的二進制輸入)之輸入行向量。電壓VA 係如方程式1描述組合，及逐出至匯流排200的實體信號線上。
加權參數可被指定為實數、複數、或整數，且係經選擇使得串擾為最小化，及不違反發射器及接收器裝置的電壓極限。一旦資料傳輸通過該通道，串擾從該等信號被有效去除及回復二進制資料。為了最小化串擾，可依據 特定法則載明加權參數。針對有N條信號線的一通道，表示資料的獨特組合之加權參數可在線路上發送，因而滿足方程式2及3表示的法則。
若j≠k；及 Eq.2
若j=k，於該處Y為常數 Eq.3
方程式2指示編碼矩陣500之任二行間之點積。方程式3指示編碼矩陣500之各行的平方總和為一整數常數。
圖6為一4-輸入編碼器的編碼矩陣之一範例。4-輸入編碼矩陣滿足方程式2及3表示的條件。該4-輸入編碼矩陣可用於圖2顯示的及圖3中表示的4-輸入編碼器206。須注意包含編碼矩陣W之值可為任何合宜值，而無需如圖6範例顯示者為相同。
圖7為由一N-輸入編碼器使用的解碼矩陣I，於該處N係相對應於耦接至解碼器的信號線數目。該解碼矩陣為用以解碼由解碼器所接收的線電壓之一加權參數之矩陣。編碼矩陣之大小將取決於耦接至解碼器的信號線數目。為了確保該數位資料可藉解碼器再生，加權參數Iij 可經載明使得解碼矩陣I為編碼矩陣W的轉置或反逆，如方程式4表示。注意加權參數Iij 的命名不應與身分矩陣混淆。
W -1 =X ＊W T ，於該處X為一常數 Eq.4
於方程式4中，X為一比例因數，可經載明以確 保由解碼器所接收的電壓位準或功率位準不超過解碼器電路之操作極限。解碼處理顛倒了編碼處理操作。用於解碼處理的線性代數方程式範例係顯示如下為方程式5。
(V C ) T =V B ．(W T )-1 Eq.5
於方程式5中，VC 為於圖2節點C的回復二進制位元串流，WT 為編碼矩陣的轉置，及VB 為於節點B的採樣編碼資料。於解碼處理之後，編碼線路電壓被轉回二進制電壓，及回復數位位元串流。
圖8為一4-輸入解碼器之一解碼矩陣之一範例。該4-輸入解碼矩陣乃圖6顯示的編碼矩陣之轉置，乘以0.25之比例因數。雖然0.25之比例因數用於本範例，但須瞭解取決於特定實現的設計考量，編碼矩陣可使用任何合宜之比例因數。該4-輸入解碼矩陣可用在圖2顯示的及圖4表示的4-輸入解碼器206。
圖9A-D為線圖表示由一對發訊模組實現的編碼及解碼處理之模擬。圖9A為一線圖900顯示透過一資料匯流排傳輸的二進制輸入資料。更明確言之，線圖900顯示兩個二進制資料串流，含實線表示之第一資料串流902及虛線表示之第二資料串流904。供參考用，水平軸劃分成任意時間單位T。二進制資料串流902及904二者可輸入編碼器。為求清晰，圖9A-9D顯示二輸入資料串流。但須瞭解取決於由編碼器控制的信號線數目，編碼器可編碼任何合宜數目的輸入資料串流。如圖9A之範例資料顯示，二進制資料串流902 及904針對出現在從T=0至T=50的三個時鐘週期為相同。
圖9B為一線圖顯示相對應於圖9A之該等二進制資料串流的所傳輸之編碼資料。編碼資料表示在節點A產生的信號908及910(圖2)，該信號係在該匯流排的信號線上傳輸。更明確言之，第一信號908係相對應於第一資料串流902，及第二信號910係相對應於第二資料串流904。可知在該等二進制資料串流被編碼後，資料不再是二進制。如圖9B所示，透過信號線傳輸的資料有三個信號位準。取決於由編碼器控制的信號線之數目及編碼矩陣之相對應大小，透過信號線傳輸之資料可包括額外信號位準。舉例言之，針對一4-輸入編碼矩陣，透過信號線傳輸之資料可有至多4個信號位準。針對一8-輸入編碼矩陣，透過信號線傳輸之資料可有多達8個信號位準。
本技術之優點藉檢查從T=0至T=50的信號資料將可瞭解。從T=0至T=50，相對應於第一資料串流902(圖9A)的第一信號908為零。如此，於此時框期間將有效地去除從第一信號908至第二信號910的串擾。
圖9C為一線圖912顯示相對應於圖9A之該等二進制資料串流所接收的編碼資料。由信號908及910表示之所接收的編碼資料乃在透過匯流排傳輸後由在節點B(參考圖2)之編碼器所接收的資料。如圖9C可知，由於透過匯流排傳輸結果，信號已經經驗信號線間之某種程度的串擾。舉例言之，歷經T=0至T=50時框，相對應於第一資料串流902(圖9A)的第一信號908已經經驗來自相對應於第二資料 串流904(圖9A)的第二信號910之某種程度的串擾。但信號線間之總串擾顯著減低。舉例言之，於T=0至T=50時框內部，相對應於第二資料串流904的第二信號910並不經驗來自相對應於第一資料串流902的第一信號908之串擾。
圖9D為一線圖916顯示相對應於圖9A的二進制資料串流之解碼資料。更明確言之，解碼資料為透過匯流排傳輸後藉在節點C(參考圖2)的解碼器輸出的數位資料。如於圖9D可知，二進制資料串流902及904已藉解碼器再生。如此，顯著減低串擾的負面效應及回復原先兩個位元樣式。
圖10A及10B為線圖顯示藉一4-輸入編碼器編碼二進制資料的單一位元所執行的編碼處理結果。圖10A包括四幅線圖顯示可輸入4-輸入編碼器諸如圖2顯示的編碼器206中之一者的二進制輸入資料之一範例。舉例言之，參考圖2，線圖1002可表示資料A，線圖1004可表示資料B，線圖1006可表示資料C，及線圖1008可表示資料D。於本範例中，資料A等於邏輯0，資料B等於邏輯0，資料C等於邏輯1，及資料D等於邏輯0。又復，於本範例中，邏輯1係相對應於約1伏特的電壓位準。但用以表示二進制資料的實際電壓位準可為取決於特定實現之設計考量的任何合宜電壓位準。
圖10B包括四幅線圖顯示在圖10A之二進制資料串流已經編碼後透過匯流排傳輸的相對應信號。舉例言之，參考圖2，線圖1010表示欲透過線路1傳輸的信號，線圖1012表示欲透過線路2傳輸的信號，線圖1014表示欲透過 線路3傳輸的信號，及線圖1016表示欲透過線路4傳輸的信號。如圖10B所示，信號線1(線圖1010)及信號線4(線圖1016)將出現0.25伏特脈衝，而信號線2(線圖1012)及信號線4(線圖1014)將出現-0.25伏特脈衝。如此，相對應於圖10A之線圖1006顯示的二進制資料之該單一位元該位元資訊已展布於四條信號線間。如此有助於以多種方式最小化串擾。舉例言之，由於傳輸信號的幅值減低，故信號線間之串擾幅值減小。再者，由於編碼處理結果，於某些情況下，在信號線上攜載的電壓具有相反極性，結果導致有些信號線間之串擾抵消。舉例言之，信號線1(線圖1010)及信號線4(線圖1016)將出現0.25伏特脈衝，而信號線2(線圖1012)及信號線4(線圖1014)將出現-0.25伏特脈衝。如此，於本範例中，由信號線3接收自信號線2及4的串擾將具有相反極性且將彼此抵消。如此，由信號線3所接收的串擾將只約等於由信號線1所接收的串擾。
圖11A及11B為眼圖顯示藉此處描述的技術所提供之改良串擾減低。眼圖又稱眼狀圖案乃評估數位信號之品質的工具。開放眼圖指示低位準之信號失真。閉合眼圖指示因串擾及其它因素導致的波形失真。
圖11A及11B為具有30微米信號線線跡寬度及50微米之線跡至線跡間隔的一每秒80億傳輸次(8 Gigatransfer per second,8GT/s)的模擬眼圖，結果導致4x106 GT/s/m2 的每單位面積頻寬。圖11A之眼圖表示一傳統匯流排，及圖11B之眼圖表示當資料係依據此處描述的技術而非習知二 進制發訊時所得的眼圖。如從圖11A與11B之眼圖之比較可知，如此處描述的編碼技術導致較為開放的眼圖，其指示信號線間之串擾顯著減少。
圖12A及12B為具有30微米信號線線跡寬度及10微米之線跡至線跡間隔的一16GT/s的模擬眼圖，顯示由此處描述的技術提供之改良串擾減少。圖12A及12B表示的匯流排結果導致16x106 GT/s/m2 的每單位面積頻寬。圖12A之眼圖表示一傳統匯流排，及圖12B之眼圖表示當資料係依據此處描述的技術編碼資料時所得的眼圖。如圖12A所示，眼圖為完全閉合，指示因信號線間之串擾導致於模擬頻寬密度，傳統匯流排將無法發揮妥適功能。相較之下，圖12B的眼圖仍然開放，指示此處描述的編碼技術已經成功地緩和串擾，故編碼資料仍可在較高頻寬密度成功地回復。
圖13A及13B為具有30微米信號線線跡寬度及10微米之線跡至線跡間隔的一24GT/s的模擬眼圖，顯示由此處描述的技術提供之改良串擾減少。圖13A及13B表示的匯流排結果導致24x106 GT/s/m2 的每單位面積頻寬。圖13A之眼圖表示一傳統匯流排，及圖13B之眼圖表示當資料係依據此處描述的技術編碼資料時所得的眼圖。如圖13A所示，眼圖為完全閉合，指示因信號線間之串擾導致於模擬頻寬密度，傳統匯流排將無法發揮妥適功能。相較之下，圖13B的眼圖仍然開放，指示此處描述的編碼技術已經成功地緩和串擾，故編碼資料仍可在較高頻寬密度成功地回復。
如前述模擬驗證，此處描述的編碼技術成功地緩 和了串擾對高速匯流排的基本限制，其可輔助匯流排速度、路徑安排密度、及路由長度的顯著改良。於若干實施例中，匯流排諸如OPI及eDRAM匯流排的線跡至線跡間隔可從50微米減至10微米，相對應資料速率從8每秒十億位元增至24每秒十億位元。於若干實施例中，針對PCB層面的路由安排諸如DDR，線跡至線跡間隔可從15密耳減至4密耳，而相對應資料速率從2每秒十億位元增至10每秒十億位元。
圖14為摘述資料之編碼及解碼方法的處理流程圖。方法1400可藉一或多個發訊模組諸如圖1顯示的發訊模組執行。方法1400可藉含括於發訊模組，舉例言之，於圖2顯示的編碼器206及解碼器212之邏輯來實現。該邏輯係於硬體實施，諸如邏輯電路或經組配以執行儲存於非過渡電腦可讀取媒體中之指令的一或多個處理器。該方法可始於方塊1402，其中多個資料位元係由編碼器接收。資料位元係並行地接收，表示各資料位元係在約略相同時間接收，及各個資料位元係相對應於一不同資料串流。
於方塊1404，各個資料位元係經加權以產生加權資料。舉例言之，各個資料位元可乘以接收自一編碼矩陣的一加權參數。如前文討論，該編碼矩陣之任二行間之一點積係約為零及該編碼矩陣之各行的平方總和係為一整數常數。
於方塊1406，可加總加權資料。已加總的加權資料可用以產生欲透過一信號線傳輸的一信號位準。舉例言 之，該編碼器可使用加法結果以產生用以控制一發射器的控制信號，使得所發射的信號係與該等輸入編碼器各自的一加權總和成正比。
於方塊1408，該信號位準係透過信號線傳送。方塊1402至1408可針對由該編碼器控制的各條信號線並行地執行，使得所產生的各個信號位準將運用得自編碼矩陣的不同行之加權參數產生。
於方塊1410，在透過一匯流排發射後，接收多個信號。該等多個信號可為遵照於方塊1402至1406詳細說明的處理之一編碼器所發射的信號。
於方塊1412，該等多個信號各自可乘以一加權參數以產生加權資料。該等加權參數可得自一解碼矩陣，該解碼矩陣乃於方塊1404由編碼器使用的編碼矩陣的轉置。
於方塊1414，加權資料可加總以產生一所接收的資料位元。該所接收的資料位元將具有與於方塊1402由編碼器接收的資料之值的相同值。取決於耦接至該解碼器的信號線數目，方塊1410-1414可針對各個欲接收的資料位元重複。於處理結束時，由該編碼器所接收的各個資料位元將藉該解碼器再生。
範例1
此處描述一積體電路晶片。該積體電路晶片包括耦接至多個數位輸入的一發訊模組。該發訊模組係經組配以編碼於該等多個數位輸入接收的資料以產生編碼資料。基於該編碼資料，驅動一匯流排的多個信號線上的線路電 壓或電流，其中該等多個線路電壓中之各一者係相對應於該等多個數位輸入接收的該資料之一加權總和。
範例2
此處描述一電子裝置。該電子裝置包括具有多條信號線之一匯流排。該電子裝置也包括耦接至多個數位輸入之一第一發訊模組。該第一發訊模組係編碼於該等多個信號線接收的資料，及驅動在該匯流排之該等多個信號線上之信號，其中該等多個信號中之各一者係相對應於在該等多個數位輸入所接收的資料之一加權總和。該電子裝置也包括耦接至多個信號線之一第二發訊模組。該第二發訊模組係解碼透過該匯流排接收的該等多個信號，及產生相對應多個數位輸出，其中該等多個數位輸出值係等於該等多個數位輸入值。
範例3
此處描述一電子裝置。該電子裝置包括接收多個並聯資料位元的邏輯，其中各個資料位元係相對應於一不同資料串流及該等多個資料位元包含一第一資料位元。該電子裝置也包括對該等資料位元中之各者進行加權以產生加權資料之邏輯。該電子裝置也包括加總該加權資料及基於該加權資料之該總和，產生一信號位準以透過一信號線發送的邏輯，其中該信號位準係將被解碼以再生該第一資料位元。
範例4
此處描述一系統。該系統包括包含多個信號線之一匯流排。該系統也包括耦接至該等多個數位輸入之一第一發射模組，該第一發射模組係編碼於該等多個數位輸入 接收的資料，及驅動於該匯流排的多個信號線上之信號，其中該等多個信號中之各一者係相對應於在該等多個數位輸入接收的資料之一加權總和。
若干實施例可於硬體、韌體及軟體中之一者或組合實現。有些實施例也可實現為儲存在一有形非過渡的機器可讀取媒體上的指令，該等指令可由運算平台讀取及執行以從事此處描述的操作。此外，一機器可讀取媒體可包括用以藉機器例如電腦可讀取形式儲存或傳輸資訊的任何機構。舉例言之，一機器可讀取媒體可包括唯讀記憶體(ROM)；隨機存取記憶體(RAM)；磁碟儲存媒體；光學儲存媒體；快閃記憶體裝置；電氣、光、聲或其它形式的傳播信號，例如載波、紅外線信號、數位信號、或發射及/或接收信號的介面等。
一實施例乃一實現或範例。說明書中述及「一實施例」、「一個實施例」、「若干實施例」、「各個實施例」、或「其它實施例」表示聯結該等實施例描述的一特定特性件、結構、或特性係含括於至少若干本技術之實施例，但並非必要為全部實施例。「一實施例」、「一個實施例」或「若干實施例」於各次出現並不必要皆係指相同實施例。
此處描述的及例示的組件、特性件、結構、特性等並不必要全部皆含括一特定實施例或實施例。舉例言之，若說明書陳述一組件、特性件、結構或特性「可」、「可能」、「能」或「能夠」被含括，則並非必要含括該特定組件、特性件、結構或特性。若說明書或申請專利範圍述及 「一(a)」或「一(an)」元件，則並不必要表示只有一個該元件。若說明書或申請專利範圍述及「一額外」元件，則並不排除有多於一個該額外元件。
須注意雖然已經參考特定實現描述若干實施例，但根據若干實施例其它實現為可能。此外，於附圖中例示的及/或此處描述的電路元件或其它特性件的排列及/或順序無需以所例示及所描述的特定方式排列。依據若干實施例許多其它排列亦屬可能。
圖中顯示的各個系統中，於某些情況下，元件可各自具有相同元件符號或不同元件符號以提示所呈現的該等元件可為相異及/或相似。但一元件可為充分可撓性而具有不同實現及與此處顯示的或描述的部分或全部系統一起工作。圖式中顯示的各個元件可相同或相異。哪個元件稱作為第一元件及哪個稱作為第二元件乃任意者。
須瞭解前述範例中的規格可用在一或多個實施例之它處。舉例言之，前述運算裝置全部選擇性特性件也可就此處描述的方法或電腦可讀取媒體實現。又復，雖然流程圖及/或狀態圖可已經用於此處描述實施例，但本技術並不限於該等略圖或此處之相對應描述。舉例言之，流程無需移動通過各個例示的框或狀態，或恰如此處例示及描述的相同順序。
本技術並不限於此處列舉的特定細節。確實，從本文揭示獲益的熟諳技藝人士將瞭解落入於本技術之範圍內可做出前文詳細說明部分及附圖的許多其它變化。據 此，後文申請專利範圍各項包括對其所做的任何修正界定了本技術之範圍。
120‧‧‧發訊模組
200‧‧‧資料匯流排
202‧‧‧發射模組
204‧‧‧接收模組
206‧‧‧編碼器
208‧‧‧發射器
210‧‧‧接收器
212‧‧‧解碼器
A、B、C‧‧‧節點

Claims (25)

  1. 一種積體電路晶片，其包含：一發訊模組，其耦接至多個數位輸入，該發訊模組係用於進行下列動作：將於該等多個數位輸入處所接收到的資料編碼，以產生經編碼資料；以及基於該經編碼資料，驅動一匯流排的多個信號線上的線路電壓或電流，其中，該等多個線路電壓各與於該等多個數位輸入處所接收到的該等資料之一加權總和相對應。
  2. 如請求項1之積體電路晶片，其中，該發訊模組包含：一編碼器，用以將該等資料編碼，該編碼器可至少部分基於一編碼矩陣而對在該等多個數位輸入中之各者上所接收到的該等資料進行加權。
  3. 如請求項2之積體電路晶片，其中，在該編碼矩陣之任兩行之間的點積約為零，並且該編碼矩陣之各行的平方總和非為零。
  4. 如請求項1之積體電路晶片，其中，該發訊模組包含：一解碼器，其耦接至該匯流排之該等多個信號線，該解碼器可透過該匯流排而耦接至一第二發訊模組之一第二編碼器、並可將接收自該第二編碼器的信號資料解碼。
  5. 如請求項4之積體電路晶片，其中，該解碼器使用一解 碼矩陣來將該信號資料解碼，該解碼矩陣為該編碼矩陣之轉置。
  6. 如請求項1之積體電路晶片，其中，該積體電路晶片為一數位系統的一中央處理單元、微控制器、IO集線器、晶片組或記憶體控制器集線器(MCH)。
  7. 如請求項1之積體電路晶片，其中，該積體電路晶片為一圖形處理器。
  8. 一種電子裝置，其包含：一匯流排，其包含多個信號線；一第一發訊模組，其耦接至多個數位輸入，該第一發訊模組係用於將於該等多個數位輸入處所接收到的資料編碼、並係用於驅動在該匯流排之該等多個信號線上的信號，其中，該等多個信號各與於該等多個數位輸入處所接收到的該等資料之一加權總和相對應；一第二發訊模組，其耦接至該匯流排之該等多個信號線，該第二發訊模組係用於將經由該匯流排所接收到的該等多個信號解碼、並係用於產生相對應的多個數位輸出，其中，該等多個數位輸出之值等於該等多個數位輸入之值。
  9. 如請求項8之電子裝置，其中，該第一發訊模組包含：一編碼器，用以將該等資料編碼，該編碼器可至少部分基於一編碼矩陣而對在該等多個數位輸入中之各者上所接收到的該等資料進行加權。
  10. 如請求項9之電子裝置，其中，在該編碼矩陣之任兩行 之間的點積為零，並且該編碼矩陣之各行的平方總和為一整數常數。
  11. 如請求項8之電子裝置，其中，該第二發訊模組包含：一解碼器，其耦接至該匯流排之該等多個信號線，該解碼器可使用一解碼矩陣來將經由該匯流排所接收到的該等多個信號解碼，該解碼矩陣為該編碼矩陣之轉置或反逆。
  12. 如請求項8之電子裝置，其中，該電子裝置為一平板個人電腦、超筆電、桌上型電腦或伺服器。
  13. 如請求項8之電子裝置，其中，該電子裝置為一行動電話。
  14. 如請求項8之電子裝置，其中，在該匯流排之該等多個信號線之間的一線跡至線跡間隔小於約20微米。
  15. 如請求項8之電子裝置，其中，該匯流排之頻寬密度大於約每平方米每秒160億傳輸次。
  16. 一種電子裝置，其包含：用於並行地接收多個資料位元的邏輯，其中，各個資料位元係與不同的一資料串流相對應，並且該等多個資料位元包含一第一資料位元；用於對該等資料位元中之各者進行加權以產生經加權資料的邏輯；用於加總該經等加權資料並基於該等經加權資料之總和而產生要透過一信號線發送的一信號位準的邏輯，其中，該信號位準係會被解碼以再生該第一資料位 元。
  17. 如請求項16之電子裝置，其中，該電子裝置包含一電腦系統。
  18. 如請求項16之電子裝置，其中，用於對該等資料位元中之各者進行加權的該邏輯包含：用於將該等資料位元中之各者乘以接收自一編碼矩陣的一加權參數的邏輯。
  19. 如請求項18之電子裝置，其中，在該編碼矩陣之任兩行之間的點積約為零，並且該編碼矩陣之各行的平方總和非為零。
  20. 如請求項16之電子裝置，其包含：用於接收來自一第二積體電路晶片之經由該匯流排而被並行地發送的多個信號的邏輯；用於將該等多個信號中之各者乘以一加權參數以產生經加權資料的邏輯；以及用於加總該等經加權資料以產生一經接收資料位元的邏輯。
  21. 如請求項16之電子裝置，其包含：用於從一解碼矩陣獲得該等加權參數的邏輯，該解碼矩陣為該編碼矩陣之轉置或反逆。
  22. 一種資料處理系統，其包含：一匯流排，其包含多個信號線；一第一發射模組，其耦接至多個數位輸入，該第一發射模組係用於將於該等多個數位輸入處所接收到的 資料編碼、並係用於驅動在該匯流排之該等多個信號線上的信號，其中，該等多個信號各係與於該等多個數位輸入處所接收到的該等資料之一加權總和相對應。
  23. 如請求項22之系統，其至少包含：一第二發射模組，其耦接至該匯流排，該第二發射模組與該第一發射模組並聯耦接，以控制該等多個信號線之與該第一發射模組所用的不同的一集合。
  24. 如請求項22之系統，其中，該匯流排係由包括該第一發射模組的多個發射模組所控制。
  25. 如請求項22之系統，其中，該第一發射模組包含：一編碼器，用以將該等資料編碼，該編碼器可至少部分基於一編碼矩陣而對在該等多個數位輸入中之各者上所接收到的該等資料進行加權。
TW102147164A 2012-12-26 2013-12-19 積體電路晶片、電子裝置以及資料處理系統 TWI502364B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/726,748 US9330039B2 (en) 2012-12-26 2012-12-26 Crosstalk aware encoding for a data bus

Publications (2)

Publication Number Publication Date
TW201430580A TW201430580A (zh) 2014-08-01
TWI502364B true TWI502364B (zh) 2015-10-01

Family

ID=50976023

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102147164A TWI502364B (zh) 2012-12-26 2013-12-19 積體電路晶片、電子裝置以及資料處理系統

Country Status (6)

Country Link
US (1) US9330039B2 (zh)
EP (1) EP2939127A4 (zh)
KR (1) KR101746310B1 (zh)
CN (1) CN104813299B (zh)
TW (1) TWI502364B (zh)
WO (1) WO2014105173A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9632961B2 (en) 2012-12-26 2017-04-25 Intel Corporation Crosstalk aware decoding for a data bus
US10078612B2 (en) 2014-07-28 2018-09-18 Intel Corporation Mode selective balanced encoded interconnect
CN111159082B (zh) * 2018-11-07 2021-12-07 财团法人工业技术研究院 可重组式数据总线系统及其方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6128112A (en) * 1996-08-22 2000-10-03 Mcdonnell Douglas Corporation Weighted-sum processing method and apparatus for decoding digital signals
JP2001144620A (ja) * 1999-11-11 2001-05-25 Nec Eng Ltd バスシステム
US6624873B1 (en) * 1998-05-05 2003-09-23 Dolby Laboratories Licensing Corporation Matrix-encoded surround-sound channels in a discrete digital sound format
TW200705452A (en) * 2005-02-09 2007-02-01 Ibm System and method for recovering from errors in a data processing system
US20100189186A1 (en) * 2001-11-16 2010-07-29 Zerbe Jared L Signal line routing to reduce crosstalk effects

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084852A (en) * 1995-10-12 2000-07-04 Next Level Communications Burst mode preamble
US20020027985A1 (en) 2000-06-12 2002-03-07 Farrokh Rashid-Farrokhi Parallel processing for multiple-input, multiple-output, DSL systems
JP4604796B2 (ja) * 2005-03-29 2011-01-05 ソニー株式会社 無線通信装置及び無線通信方法
US7133463B1 (en) 2005-08-25 2006-11-07 Rambus Inc. Linear transformation circuits
US7283460B1 (en) * 2006-04-03 2007-10-16 Stmicroelectronics S.R.L. Bus switch encoding for reducing crosstalk effects in buses
US20070271535A1 (en) * 2006-05-16 2007-11-22 National Tsing Hua University Method for crosstalk elimination and bus architecture performing the same
JP2009055228A (ja) * 2007-08-24 2009-03-12 Sony Corp 無線通信システム、無線通信装置及び無線通信方法
US7583209B1 (en) * 2008-03-19 2009-09-01 Mitsubishi Electric Research Laboratories, Inc. System and method for signaling on a bus using forbidden pattern free codes
KR101038112B1 (ko) 2009-07-08 2011-06-01 고려대학교 산학협력단 디스플레이 포트의 디지털 엔코더 및 디지털 디코더
US9531491B2 (en) * 2012-02-13 2016-12-27 Lantiq Deutschland Gmbh Communication method, apparatus and system
US8614634B2 (en) * 2012-04-09 2013-12-24 Nvidia Corporation 8b/9b encoding for reducing crosstalk on a high speed parallel bus
EP2778940B1 (en) 2013-03-15 2016-08-03 Intel Corporation Crosstalk aware decoding for a data bus

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6128112A (en) * 1996-08-22 2000-10-03 Mcdonnell Douglas Corporation Weighted-sum processing method and apparatus for decoding digital signals
US6624873B1 (en) * 1998-05-05 2003-09-23 Dolby Laboratories Licensing Corporation Matrix-encoded surround-sound channels in a discrete digital sound format
JP2001144620A (ja) * 1999-11-11 2001-05-25 Nec Eng Ltd バスシステム
US20100189186A1 (en) * 2001-11-16 2010-07-29 Zerbe Jared L Signal line routing to reduce crosstalk effects
TW200705452A (en) * 2005-02-09 2007-02-01 Ibm System and method for recovering from errors in a data processing system

Also Published As

Publication number Publication date
WO2014105173A1 (en) 2014-07-03
KR20150079780A (ko) 2015-07-08
KR101746310B1 (ko) 2017-06-12
TW201430580A (zh) 2014-08-01
US9330039B2 (en) 2016-05-03
EP2939127A4 (en) 2016-09-21
CN104813299A (zh) 2015-07-29
US20140181357A1 (en) 2014-06-26
EP2939127A1 (en) 2015-11-04
CN104813299B (zh) 2017-09-15

Similar Documents

Publication Publication Date Title
CN103370879B (zh) 使用共模抑制和sso恢复的功率和引脚高效的芯片到芯片通信
TWI502364B (zh) 積體電路晶片、電子裝置以及資料處理系統
US10237782B2 (en) Hardware acceleration for batched sparse codes
KR20150079479A (ko) 폴라 프로세싱 메커니즘을 포함하는 컴퓨팅 시스템 및 그것의 동작 방법
CN107124251B (zh) 一种基于任意内核的极化码编码方法
Xie et al. Hardware-efficient realization of prime-length DCT based on distributed arithmetic
CN101176322A (zh) 用于通信环境的调制方案
CN106713922A (zh) 图像处理方法和电子设备
EP2778940B1 (en) Crosstalk aware decoding for a data bus
US9632961B2 (en) Crosstalk aware decoding for a data bus
TWI546675B (zh) 模式選擇性平衡編碼之互連技術
JP4956295B2 (ja) 半導体記憶装置
JP5384210B2 (ja) データ送信装置、データ受信装置、及びデータ伝送システム
WO2023124371A1 (zh) 数据处理装置、方法、芯片、计算机设备及存储介质
US20140181358A1 (en) Crosstalk aware decoding for a data bus
CN102130693B (zh) 一种低密度奇偶校验码的译码方法和装置
Hussain et al. A hybrid soft bit flipping decoder algorithm for effective signal transmission and reception
JP2015220576A (ja) 電子回路および電子装置
JP4963194B2 (ja) フィルタ処理装置、乗算器及び動き補償処理装置
JP2008049563A5 (zh)
US9565048B2 (en) Reduced precision vector processing
TWI314819B (en) Real number encoding method and apparatus thereof
JP2020170880A (ja) 符号化装置及び符号化方法
JP2014531143A5 (zh)
JP2011090362A (ja) フィルタ演算器、フィルタ演算方法及び動き補償処理装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees