CN105302764B

CN105302764B - 模式选择平衡编码互连

Info

Publication number: CN105302764B
Application number: CN201510450907.2A
Authority: CN
Inventors: M·W·勒德迪格; S·H·哈尔; C·斯里拉马; O·B·奥鲁瓦弗米; A·赞特诺拉米雷兹; M·C·法科纳
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2014-07-28
Filing date: 2015-06-26
Publication date: 2018-10-12
Anticipated expiration: 2035-06-26
Also published as: TW201608379A; US10078612B2; DE102015008137A1; CN105302764A; US20160026597A1; TWI546675B; KR101702286B1; KR20160013804A

Abstract

本发明涉及一种模式选择平衡编码互连。本文描述了一种装置。该装置包括多个导体，其中至少一个导体为一般模式导体。该装置还包括一个编码器以编码要在该多个导体上传送的数据，其中根据一个编码矩阵限制该一般模式导体的数据速度并最大化其它导体的数据速度。

Description

模式选择平衡编码互连

技术领域

本技术一般涉及用于减少计算设备中信号线之间串扰的技术。更具体的，本公开描述了利用具有最大带宽的数据总线的信号线间串扰的编码技术。

背景技术

现代计算设备继续将数量渐增的组件包含在较小的设备机箱中。随着机箱容积的减小，组件间数据总线的布线密度增加，这导致相应增加了数据总线的信号线间串扰噪声。串扰易于降低总线性能，这易于限制数据总线可在组件间成功传输数据的数据速率。减少数据总线中串扰的一种方式是增加信号线的间距，这限制了能达到的小型化程度。

附图说明

图1是具有减少串扰的信令模块的示例计算系统的框图；

图2是示出了位于总线的驱动和接收端的示例信令模块对的框图；

图3是由四输入编码器使用的编码过程的数学表示，例如图2的其中一个编码器；

图4是当以被一般模式互连抑制的方式编码四个互连时说明一般模式效果的四眼图的图示；

图5A是由四输入编码器使用的编码矩阵W；

图5B是用于四输入编码器的编码矩阵的示例；

图6是由解码器使用的解码过程的图示；

图7A是由N输入编码器使用的解码矩阵I，其中N对应耦合至解码器的信号线数量；

图7B是用于四输入解码器的解码矩阵的示例；

图8A是说明了在最大速度下运行的一般模式互连的四眼图的图示；

图8B是说明了平衡编码导体的四眼图的图示；

图9是宽四位组至四位组间距的图示；

图10是窄四位组至四位组间距的图示；

图11是总结用于提升互连的最大带宽的方法的过程流程图；

图12是根据本技术的前送时钟架构的图示；

图13是传送物理层的示例；以及

图14是接收物理层的示例。

贯穿本公开以及附图所使用的相同附图标记涉及相同的组件和特征。100系列的附图标记涉及最初在图1中发现的特征；200系列的附图标记涉及最初在图2中发现的特征；以此类推。

具体实施方式

本文公开的主题涉及用于在数字系统的组件间传送信息的信令技术，例如举例来说主板上的存储器总线。每个组件可包括具有编码块的输入/输出（I/O）传送器以及具有解码块的I/O接收器。在组件间传送的数据被编码和解码从而消除串扰的负面效果并提高信号质量。本文公开的信令技术提供在封装、印刷电路板（PCB）、多芯片模块（MCM）以及多芯片封装（MCP）上布线密度和总线速度两方面的显著提升。提高布线密度和总线速度能够将更多功能设计在更小的体积中并有助于根据摩尔定律促进计算机性能的扩展。

在下面的描述中，提出了大量具体细节，诸如处理器和系统配置的具体类型的示例，具体硬件结构、具体架构和微架构细节、具体寄存器配置、具体指令类型、具体系统组件、具体测量/高度、具体处理器流水线级以及操作等，以提供对本发明的彻底理解。然而，对于本领域技术人员显而易见的是这些具体细节无需用于实践本发明。在其它实例中，公知组件或方法，诸如具体和可供选择的处理器架构、用于描述的算法的具体逻辑电路/编码、具体固件编码、具体互连操作、具体逻辑配置、具体制造技术和材料、具体编译器实现、代码形式的具体算法表达、具体关机和选通技术/逻辑以及计算机系统的其它具体操作细节并没有详细描述，以避免不必要地模糊本发明。

虽然在具体集成电路中可参考能量节约和能量效率描述下述实施例，例如在计算平台或微处理器中，但是其它实施例可应用于其它类型的集成电路和逻辑装置。本文描述的实施例的相似技术和教导可应用于也可受益于更好的能量效率和能量节约的其它类型的电路或半导体设备。例如，公开的实施例并不限于桌面计算机系统或超级本（Ultrabooks^TM）。并也可用于其它设备，例如手持设备、平板计算机、其它薄型笔记本、片上系统（SOC）设备以及嵌入式应用。手持设备的某些示例包括蜂窝电话、互连网协议设备、数码相机、个人数字助理（PDA）以及手持PC。嵌入式应用典型地包括微控制器、数字信号处理器（DSP）、片上系统、网络计算机（NetPC）、机顶盒、网络集线器、广域网（WAN）交换机或者可执行下文教导的功能和操作的任意其它系统。此外，本文描述的装置、方法和系统并不限于物理计算设备，同样可涉及用于能量节约和效率的软件优化。正如将在下文的描述中变得显而易见的，本文描述的方法、装置和系统的实施例（无论是参考硬件、固件、软件还是它们的组合）对于未来通过性能考虑平衡的‘绿色技术’是至关重要的。

随着计算系统的发展，其中的组件变得更加复杂。结果，在组件间耦合和通信的互连架构的复杂度同样在增加以确保满足最优组件操作的带宽需求。此外，不同市场细分需要不同方面的互连架构以适应市场需求。例如，服务器需要更高的性能，而移动生态系统有时能够牺牲全部性能以节省功耗。但是，大部分结构的单一目的是提供具有最大节能的最高可能性能。下文，讨论了多种互连，它们可潜在地受益于本文描述的技术方面。

图1是可允许模式选择编码互连的示例计算系统的框图。该计算系统100例如可为移动电话、膝上型计算机、超级本、台式计算机、服务器、或平板计算机，等等。该计算系统100可包括适于执行存储的指令的处理器102，以及存储可由处理器102执行的指令的存储设备104。处理器102可为单核处理器、多核处理器、计算集群、或任意数量的其它配置。处理器102可实施为复杂指令集计算机（CISC）或精简指令集计算机（RISC）处理器、x86指令集兼容处理器，多核，或任意其它微处理器或中央处理单元（CPU）。在其它实施例中，处理器102包括双核处理器、双核移动处理器等。

存储设备104可包括随机存取存储器（例如，SRAM、DRAM、零电容器RAM、SONOS、eDRAM、EDO RAM、DDR RAM、RRAM、PRAM等）、只读存储器（例如，掩模型ROM、PROM、EPROM、EEPROM等）、闪存或任意其它适合的存储系统。根据本文描述的实施例，该存储设备104可用于存储计算机可读指令，当该指令由处理器执行时，引导处理器执行各种操作。

计算系统100还可包括处理计算机产生的图形的图形处理器106。该图形处理器106配置为处理与要传送给显示器（未示出）的图形的产生相关的存储器。该显示器可为从外部连接至计算机系统100的计算机系统100的机内组件。该计算机系统100还可包括用于连接和控制其它I/O设备（未示出）的I/O集线器108，例如网络接口控制器、存储器存储设备、用户输入设备等。耦合至I/O集线器108的I/O设备可为计算机系统100的机内组件，或者可为从外部连接至计算机系统100的设备。

该计算系统100还可包括处理处理器102、存储器104、图形处理器106和I/O集线器108之间的通信的存储控制集线器110。计算系统100的各组件间的通信可通过多种数据总线执行。例如，图形处理器106可通过图形总线112耦合至存储控制器110。存储器104可通过存储总线114耦合至存储控制器110。处理器102和存储控制器110之间的数据总线可称为前端总线116。存储控制器110和I/O集线器108之间的数据总线可称为内部总线118。

在某些实施例中，处理器102、图形处理器106、存储设备104、存储控制器110、以及I/O集线器108可为耦合至主板的分离集成电路芯片。在某些实施例中，处理器102、图形处理器106、存储设备104、存储控制器110以及I/O集线器108的一个或多个可包含在多芯片模块（MCM）、多芯片封装（MCP）或片上系统（SOC）中。取决于特定应用的设计考虑，总线112、114、116、118中的一个或多个的信号线至少部分地可被安排在一个或多个电路板上。

计算系统100还包括促进耦合至各自总线的组件之间的数字通信的信令模块120。每个信令模块120接收数字信号并产生在各总线的信号线上传播的电压信号。如下文进一步解释的，电压信号由信令模块以减少数据总线的信号线间的串扰效果的方式编码。各自的信令模块120可耦合至或包含于通过使用单端通信的数据总线传送数据的计算设备100的任意组件。例如，信号组件可包含在处理器102、图形处理器106、存储设备104、存储控制器110以及I/O集线器108等中。

应当理解，图1的框图并不意欲表明计算系统100要包括图1中示出的所有组件。而是计算机系统100可包括更少的或没有在图1示出的额外组件。此外，组件可根据任何适当的系统架构彼此耦合，包括图1示出的系统架构或使用数据总线以促进组件之间单端通信的任何其它适当的系统架构。例如，本发明的实施例还可实施于任何适当的电子设备，包括超小型设备，诸如片上系统（SOC）以及多芯片模块。它还可用在用于承载从一点到另一点的数字信息的位于计算机内部或外部的任何电缆上。例如，本发明的实施例可用于连接磁盘驱动器。

图2是示出了在总线的驱动和接收端处的示例信令模块对的框图。具体地，图2示出了通过包括N个信号线的数据总线200可通信地耦合的两个信令模块120，其中N可为任何适当的数字，包括但不限于2、4、16、32、64或128。在某些实施例中，信号线为至少部分地安排在电路板上的带状线或微带线。在某些实施例中，信号线至少部分地安排在SOC、多芯片模块或一个或多个线缆中。进一步地，在某些实施例中，总线200是已治理串扰的编码总线。为了本描述的目的，信令模块120在本文中称为传送模块202和接收模块204。为了清晰起见，传送模块202被示出为包括在传送中使用的组件，而接收模块204被示出为包括在接收中使用的组件。然而，应当理解在某些实施例中，每个信令模块120将包括用于通过数据总线同时传送和接收数据的组件。

传送模块202包括用于编码要通过总线200传送的数据的一个或多个编码器206。编码器206包括用于从电子组件（未示出）接收数字编码数据的多个数字输入。至编码器的该数字输入在图2中称为“数据A”至“数据N”。编码器的输出206耦合至多个传送器208，它们的每个从编码器206接收信号并在它各自的信号线上传送相应的电压信号。编码器206以消除串扰负面影响并提升信号质量的方式编码通过总线200传送的数据。在某些情况下，编码基于逐个四位组执行。驱动至总线200上的获得的波形由N个电压电平组成，其中N大于2。因此，获得的波形包括比传统二进制波形的电压电平更多的电压电平。例如，在其中4个信号线被编码的情况下，N=4且4个电压电平可被驱动在总线上。

接收模块204包括耦合至每一个信号线的接收器210。每个接收器210接收由传送模块202的各自的传送器208传送的模拟信号并提供输入信号至各自的解码器212。解码器212解码通过数据总线200传送的数据并将数字数据传送至接收电子组件（未示出）。接收模块204的每个解码器212与传送模块202的各自编码器206成对出现。接收器210可通过在至接收器的输入处每单位间距（UI）对4个电压电平采样一次并使用具有取决于编码矩阵W的属性的查找表来解码数据以恢复二进制比特流。

如图2所示，每个编码器206可控制数据总线200的四个信号线。然而，在某些实施例中，每个编码器206可控制任何适当数量的信号线，最多为数据总线200的信号线的总数。在某些实施例中，例如图2所示的实施例，数据总线200被划分至多个编码器/解码器对。在某些实施例中，传送模块包括单个编码器206并且接收模块包括单个解码器212。

在本描述中，可以参考用作参考点的节点以解释本发明。具体地，节点A是指传送模块202的传送器208的输出，节点B是指接收模块204的接收器210的输入，以及节点C是指在接收模块204处的解码器212的数字输出。

如下文进一步所描述的，单个编码器206的数据输入（例如，数据A至数据D）被编码，这样来自相邻信号线的串扰变成通过每个单线传送的信号的一部分。在某些实施例中，编码器206使用编码矩阵以产生传送线电压，这样在特定信号线上驱动的线电压是编码器206的所有数字输入的加权总和。该编码调整每个信号线上的电压波形，这样，经过解码，来自相邻线的串扰成为每个各自信号线上的信号的一部分并被解码为原始信号。在某些实施例中，解码器212使用是编码矩阵的转置或逆的解码矩阵解码接收的线电压。作为示例，四个数据编码信号线，线1至线4可被认为是具有三个平衡编码导体和一个一般模式的导体的四个导体。具有在一般模式下运行的一个导体的影响是当与具有平衡编码的其它导体相比时这一个导体将具有较低的最大数据速率。

图3是由四输入编码器使用的编码过程的数学表示，诸如图2的其中一个编码器206。图3的编码过程300示出了多个数据输入，数据A至数据D，它对应于图2所示的具有相同名称的四个数据输入。图3的编码过程300还示出了多个输出线电压，称为线1电压和线2电压。线1电压表示在图2中称为“线1”的信号线上驱动的电压，以及线2电压表示在图2中称为“线2”的信号线上驱动的电压。将理解的是，四输入编码器还将包括线3电压和线4电压（未示出）。

如图3所示，编码器可包括加权逻辑和求和逻辑。数据A至数据D是位于编码器输入端的二进制电压电平（例如，1和0）。对于每个线电压，编码器根据特定的加权参数W_ij302加权四个数据输入，数据A至数据D的每一个，并且该加权输入然后通过求和器304相加。每个求和器304的输出用于控制传送器以驱动相应的线电压。在编码了输入数据后，每个线电压将正比于耦合至编码器的每个数据输入的加权总和。

如图3所示，编码基于来自受害者和侵略者线的输入数据信息的加权总和。为了本描述的目的，术语“侵略者线”是指串扰噪声源，而术语“受害者线”是指串扰噪声的接收者。构建编码矩阵从而从侵略者耦合至受害者线的噪声变成信号的一部分从而消除了串扰的负面属性。输入数据信息或者可由输入二进制数据流（逻辑1或0）组成或者可由它们的预驱动电压值组成。这样，加权参数或加权因子取决于具有必须被减轻的足够量串扰的导体数量。权重W_ij对于每个输入可以是唯一的并且对于每个考虑的受害者线可为唯一的集合。下标i和j分别指受害者线数量和侵略者线数量。加权参数W_ij302可根据与图5A和5B相关的预定加权方案进行指定，它们的每个示出了组合为矩阵形式的加权参数。

图3中示出的过程可在任何适当的硬件中实现，包括逻辑电路、一个或多个配置为执行计算机可读指令的处理器等。此外，虽然图3示出了四输入编码器的图示，但在具有任意适当数量数据输入的编码器中也可使用相同的技术。

图4是当以受一般模式互连抑制的方式编码四个互连时说明一般模式影响的四眼图400的图示。如本文所述，每个互连包括一个导体，其中每个导体包括一个承载信号的信号线。具体地，示出了线1、线2、线3以及线4的每一个的眼图。眼图（eye diagram），还称为眼模式（eye pattern），是用于评价数字信号质量的工具。张开眼模式指示低等级的信号失真。闭合的眼模式指示归因于串扰和其它因素的波形失真。眼图的x轴表示单位间距（UI）而y轴表示振幅。

四个模拟眼图400的每一个表示具有一英寸长传输线和密集布线的以8千兆传输每秒（GT/s）的数据速率在解码器212的输出端（图2，在节点C处）捕获的长伪随机比特流的信号质量。正如所示出的，线1是与剩下三个互连相比以更低带宽运行的一般模式互连。在8千兆比特每秒（Gb/s），归因于串扰和其它因素，线1的眼图显著地闭合。如果线2、线3和线4被强制在由一般模式互连线1决定的最小频率下运行，一大部分带宽可能将不被使用，如对应于与线1相比更开放的线2、线3以及线4的眼图所示。此外，不会实现数据速率性能的显著提高。

为了获得更高的数据吞吐量，线2、线3和线4并不受一般模式信号线1的低吞吐量的限制。具体地，可使用编码矩阵以应用平衡编码至不是一般模式的信号线的这些线，同时将一般模式信号用作数据速率降低的线。在某些实施例中，一般模式互连可用于较低速度的通信，诸如边带信号。

图5A是由四输入编码器使用的编码矩阵500，W。虽然编码矩阵500被描述为四输入编码矩阵，然而可使用任意数量的输入。例如，编码矩阵可为N输入编码器，其中N对应于由编码器控制的信号线数。编码矩阵是用于编码由编码器接收的数字数据的加权参数矩阵。编码矩阵的大小将取决于由编码器控制的信号线数。加权参数W_ij可被指定为使得由编码器控制的每个信号线间的串扰将被减少，同时仍确保输入编码器的数字数据可由解码器重新生成。

加权参数可为有正负之分的实数、复数、或者整数并可选择为使得串扰被最小化并且不违反传送器和接收器设备的电压上限。一旦数据被跨信道传送，串扰则被有效从信号中消除并且二进制数据可被恢复。为了最小化串扰，加权参数可根据特定规则进行指定。然而，加权矩阵并不受到一般模式信号的最低数据速率的限制。反而，该权重被应用从而从编码矩阵获得平衡编码的信号线可运行在最大数据速率下，同时将一般模式信号用作减少的数据线。在某些实施例中，指定的一般模式信号线可用于较低速通信，例如边带信号。一般模式信号对应于编码矩阵中具有相同符号（要么正要么负）的加权因子。平衡的已编码信号具有在编码矩阵中相同大小的加权因子。

图5B是用于四输入编码器的示例编码矩阵。该编码矩阵的第一列对应于一般模式信号，因为此列的每一值都具有相同的符号。在这种情况下，对应于一般模式信号的每一值都为正。在剩余列中的值大小相同但符号各异。剩余列表示平衡编码。相应地，由编码矩阵502表示的四个互连具有三个平衡的已编码互连，它们具有相同的正和负加权因子，以及具有全部是正或负加权因子的一个一般模式互连。该四输入编码矩阵可用于在图2中示出并在图3中表示的四输入编码器206中。应当注意，包括编码矩阵W的值可为任意适当值并无需与图5B的示例中所示的值相同。

图6是由解码器使用的解码过程图。具体地，图6是由与图2和3的编码器206配对的解码器212使用的解码过程的数学表示。图6的解码过程600示出了多个线电压输入，线1到线4，它们对应于图2所示具有相同名称的信号线。图6的解码过程600也示出了多个数据输出，称为数据A和数据B。数据A和数据B输出表示图2所示具有相同名称的数据输出。应当理解，图6的四输出解码器还将包括数据C输出和数据D输出（未示出）。

如图6所示，解码器可包括加权逻辑和求和逻辑。对于每个数据输出，解码器根据指定的加权参数I_ij 602对通过数据总线接收的四个线电压的每一个进行加权，然后已加权线电压由求和器604相加。来自每个信号线的线电压乘以相应的加权项I_ij。下标i和j分别指受害者线数和侵略者线数。每个求和器604的输出被用于产生相应的数字数据输出。在解码线电压数据后，每个数据输出将正比于耦合至解码器的每个线电压的加权后的求和。称为数据A的解码器输出是表示在数据总线的传送端输入至相应编码器的数字数据的数字信号，在图2和3两者中它还称为数据A。可根据预定加权方案指定加权参数I_ij602，这将在下文关于图7A和7B进行解释。

图6中示出的过程可以任何适当的硬件实现，包括逻辑电路、配置为执行计算机可读指令的一个或多个处理器等。此外，虽然图6示出了四输出解码器的图，然而相同的技术可用于具有任何适当数量数据输出的解码器中。

图7A是由N-输入编码器使用的解码矩阵I，其中N对应于耦合至解码器的信号线数。解码矩阵是用于解码由解码器接收的线电压的加权参数矩阵。编码矩阵的大小将取决于耦合至解码器的信号线数。为了确保数字数据可由解码器重新生成，加权参数I_ij可被指定为使得解码矩阵I是编码矩阵W的转置或逆。解码过程倒转编码过程的操作。在解码过程后，已编码线电压被转换回二进制电压并且数字比特流被恢复。

图7B是用于四输入解码器的解码矩阵的示例。该四输入解码矩阵是图5B中示出的编码矩阵的逆（对此特定示例也是其转置），并乘以缩放因子0.25。在某些情况下，编码矩阵的逆等于编码矩阵的转置。然而，当解码矩阵是编码矩阵的逆时并不都是这样。此外，虽然在本示例中使用了0.25的缩放因子，然而应当理解解码矩阵可使用任何适当的缩放因子，这取决于特定实施例的设计考虑。四输入解码矩阵可用于图2中示出并在图6中表示的四输入解码器206中。

图8A是说明在最高速下操作的一般模式互连的四眼图800。具体地，线1运行于8Gb/s的一般模式限制下。如果包括线1、线2、线3和线4的总线的所有线都操作在相同数据速率8Gbps下，那么该总线的最大带宽是32Gb/s。在某些情况下，平衡编码互连的最大数据速率或最大带宽是保持传送数据完整性的速率或带宽。

图8B是说明平衡编码互连的四眼图850。具体地，线2、线3和线4是平衡编码互连，每个都能运行于24Gb/s。虽然具有运行于24Gb/s的平衡编码互连，然而一般模式线1的眼保持张开并可以8Gb/s传送数据。这导致80Gb/s的总吞吐量以及相对于不在平衡编码互连的情况下运行时的2.5倍的提升。

除了在单个总线上更高的吞吐量外，本发明可应用于宽、密集布线的总线。图9是宽四位组至四位组间距的图示。如本文所使用的，四位组是如上文所述将一块编码的一组信号线。每个四位组可具有N个数据线，其中N可为任意适当数量，包括但并不限于2、4、16、32、64或128。在某些实施例中，信号线为至少部分地布置在电路板上的带状线或微带线。电路板902包括第一四位组904和第二四位组906。虽然描述了电路板，本发明可实施在线缆、柔性印刷电路板、连接器等上。第一四位组904包括线1、线2、线3和线4。第二四位组906包括线5、线6、线7和线8。进一步地，第一四位组904和第二四位组906之间的间距是24密耳。总之，第一四位组904和第二四位组906可传输一字节数据。

该字节的每个四位组具有一个操作在一般模式下的互连。为了本示例的目的，第一四位组904的线1和第二四位组906的线5每个都是一般模式互连。此外，为了本示例的目的，此示例中的导体为在线1、线2、线3和线4之间具有4密耳的间距的4密耳宽。同样在线5、线6、线7和线8之间也具有4密耳的间距，在第一四位组904和第二四位组906之间具有24密耳的宽间距（四位组每条线之间的宽度的六倍）。

相应的眼图说明了在以一般模式运行的线1和线5的情况下8位串扰编码总线中每个互连的性能。在8Gb/s下，对于此模拟情况下的所有互连来说眼都是张开的，对应于一般模式信号的眼的关闭程度是最高的。图9说明了归因于四位组之间间距增加的严重的密度减少以及归因于一般模式信号的数据速率的受限。然而，密度可通过调整吞吐量和完整平衡编码来增加。

图10是窄四位组至四位组间距的说明。与图9相似，电路板1002包括第一四位组1004和第二四位组1006。第一四位组1004包括线1、线2、线3和线4。第二四位组1006包括线5、线6、线7以及线8。此外，第一四位组1004和第二四位组1006之间的间距是4密耳。

该字节的每个四位组具有一个运行于一般模式的互连。为了此示例的目的，第一四位组1004的线1和第二四位组1006的线5每个都是一般模式导体。此外，为了此示例的目的，此示例中的导体为在线1、线2、线3和线4之间具有4密耳的间距的4密耳宽。在线5、线6、线7和线8之间也具有4密耳的间距，并在第一四位组1004和第二四位组1006之间具有4密耳的窄间距（等于四位组的每条线间的宽度）。

为了提高密度，每个四位组间的间距已被减少。虽然这可提高总线的密度，然而线1和线5的一般模式信号具有如图10的相应眼图所示的闭合的眼。关闭的眼归因于四位组间不希望发生的串扰。然而，通过平衡、选择性编码，在一般模式导体上的数据速率可被减少以张开眼，同时提升布线密度。在某些情况下，布线密度被提升62%。

图11是总结了用于提升总线最大带宽的方法的过程流程图。方法1100可由一个或多个诸如图1所示的信令模块执行。该方法1100可由包含在信令模块中的逻辑执行，诸如，图2所示的编码器206和解码器212中。该逻辑实现为硬件，例如配置为逻辑电路或执行存储在非短暂性、计算机可读媒介中的指令的一个或多个处理器。该方法可始于块1102，其中由编码器接收多个数据位。此数据位被并行接收，这意味着每个数据位在大约相同的时间被接收并且每个数据位对应于不同的数据流。

在块1104，以平衡方式加权数据位的一部分。例如，对应于平衡编码互连的数据位的一部分由相等的正或负加权因子加权。对应于一般模式互连的数据位通过全部是正或全部是负权重加权。如上文所讨论的，编码矩阵可为其中在编码矩阵的任意两列间的点积都为零且该编码矩阵的每列的平方和都为非零的矩阵。编码矩阵的值可导致数据位部分以平衡的方式进行加权。在块1106，以最大数据速率传送对应于平衡编码互连的数据位。对应于一般模式互连的数据位可以受限数据速率进行传送。该受限数据速率可为低于平衡编码信号线的速度。在某些情况下，平衡编码信号线要在最大带宽下操作。

在多个实施例中，该加权数据可被求和。已求和、已加权数据可用于产生要通过信号线传送的信号电平。例如，该编码器可使用求和结果产生用于控制传送器的控制信号，这样传送的信号正比于至编码器的每个输入的加权总和。该信号电平通过信号线传送，并且该信号电平对于由编码器控制的每个信号线来说可并行传送，这样产生的每个信号电平将使用编码矩阵的不同列的加权参数生成。

在通过总线传送后的多个信号可被接收。该多个信号可为在上文描述的过程后由编码器传送的信号。在解码器处，多个信号中的每一个可乘以加权参数以产生加权数据。可从解码矩阵获得该加权参数，该解码矩阵是由编码器使用的编码矩阵的转置。该加权数据然后可被求和以产生接收的数据位。该接收的数据位将具有与由编码器接收的数据位的其中一个相同的值。来自每个信号线的数据可被并行解码。在该过程的最后，由编码器接收的每个数据位将由解码器重新生成。

此外，包括平衡编码信号的总线的布线密度可通过使一般模式互连能在具有张开的接收眼的足够慢的速度下运行来克服四位组至四位组串扰的不期望效果。换句话说，可通过减少一般模式互连的数据速度来增加布线密度，当在解码器处解码时，一般模式互连上的这些数据是完整的。

图12是根据本发明技术的前送时钟架构1200的图示。链接时钟源将从PHY层的模拟前端（AFE）中的I/O PLL1202获得。取决于为较低速信号选择的数据速率，简易时钟分频器可提供足够的性能。如果互连需要边带信号以用于链接初始化和控制信息，那么此解决方案将允许非核心时钟以低频率模式运行该边带。

图13是传送物理层（PHY）1300的示例。在计时中为了简单起见，时钟频率分频器可用于获得来自I/O PLL的低速、一般模式信号的时钟。为了使得能够在不唤醒整个AFE的情况下为边带信号进行异步通信，复用器将允许该非核心时钟（UCLK）传送低速信号，诸如唤醒/睡眠握手。在此示例中，可在PISO和分频器之间的逻辑块中完成电平分享。

图14是接收器物理层（PHY）1400的示例。在解码器一侧，选通脉冲设置具有延迟线的接收器的时钟以同步四个I/O的组。每个接收器获得相同完整速度时钟以确保从每个高速位接收的串扰被采样并可由接收器后的数字块恢复。在多个实施例中，可选的终止可在接收器中实现。

通过为用于边带通信的该低速信号诸如上述一般模式信号赋予双重目的，一个四线四位组变为用于串行输入/输出I/O应用的自包含PHY接口，它具有定义的通道以在两个硅片之间传输功率管理和控制信息。虽然已描述了时钟前送架构，然而该理念可应用于一般时钟或甚至嵌入式时钟架构。

示例1

这里描述了一种装置。该装置包括多个导体，至少一个导体为一般模式导体。该装置还包括编码器，其编码要在多个导体上传送的数据，其中根据编码矩阵限制一般模式导体的数据速度并最大化其它导体的数据速度。

其它导体可具有来自编码矩阵的平衡编码。该一般模式导体可对应于编码矩阵中全部是正或全部是负的权重。可根据多个导体的布线密度限制该一般模式导体。多个导体的四位组至四位组间距可等于多个导体的每个导体间的间距。该装置可包括信令模块，其中该信令模块耦合至多个数字输入。该信令模块可包括用于在多个导体上传送和接收数据的组件。该设备的总吞吐量可为至少每秒80千兆比特。该多个导体的路径可位于封装、印刷电路板（PCB）、多芯片模块（MCM）、多芯片封装（MCP）或它们的任意组合上。此外，该多个导体可为带状线或微带线。

示例2

这里描述了一种电子设备。该电子设备包括具有多条信号线的总线，其中至少一个信号线为一般模式信号线，该电子设备还包括编码器，其编码要在该总线上传送的数据，其中根据编码矩阵限制一般模式信号线的数据速度并最大化其它信号线的数据速度。

其它信号线可具有来自编码矩阵的平衡编码。该一般模式信号线可具有在编码矩阵中的全部是正或全部是负的权重。其它信号线可具有在编码矩阵中的具有相同大小的加权因子。可根据多个信号线的布线密度限制该一般模式信号线。此外，该总线的多个信号线的四位组至四位组间距可等于多个信号线的每个信号线间的间距。该总线的总吞吐量可为至少每秒80千兆比特。该总线可为宽、密集布线总线。此外，该编码矩阵的加权因子可基于每个信号线上的串扰量。该电子设备可为平板PC、超级本、台式计算机或服务器。该电子设备还可为移动电话。

示例3

这里描述了一种有形、非短暂性的计算机可读介质。该有形、非短暂性的计算机可读介质包括代码以指示处理器使用加权和来编码在多个数字输入端接收的数据以生成平衡编码数据和一般模式数据。该有形、非短暂性计算机可读介质还包括代码以指示处理器在互连的多个导体上传送该平衡编码数据和一般模式数据以最大化该互连上平衡编码数据的带宽并同时限制该互连上一般模式数据的带宽。

与平衡编码数据相比，该一般模式数据可以更低的速度驱动。信令模块可耦合至多个数字输入。互连的布线密度可被提升，并响应于提升布线密度，该信令模块减少一般模式数据的带宽以保持一般模式数据的完整性。编码器可编码该数据，该编码器至少部分基于编码矩阵为在多个数字输入的每个上接收的数据进行加权。此外，该信令模块可包括耦合至该互连的导体的解码器，该解码器通过该导体耦合至第二信令模块的编码器并解码从该编码器接收的数据。该解码器可使用解码矩阵解码该信号数据，该解码矩阵是编码矩阵的转置。该集成电路芯片可为中央处理单元、微控制器、输入/输出集线器、芯片集或数字系统的存储控制集线器（MCH）。此外，该处理器可为图形处理器。

示例4

这里描述了实现模式选择平衡编码互连的方法。该方法包括在互连处接收多个数据流，并使用编码矩阵利用加权参数为数据流的每一个加权以生成加权数据流，获得平衡编码数据流和一般模式数据流。该方法还包括以最大数据速率传送平衡编码数据流以及以受限数据速率传送一般模式数据流。

该一般模式数据流的受限数据速率可基于总线的布线密度。平衡编码数据流的最大数据速率可为保持数据流完整性的数据速率。可使用互连的导体的最大带宽传送该平衡编码数据流。该方法还可包括接收平衡编码数据流和一般模式数据流，并解码该平衡编码数据流和一般模式数据流。此外，可为解码矩阵获取加权参数，解码矩阵是编码矩阵的加权参数的转置或逆。该编码矩阵可包括用于一般模式数据流的全部是正或全部是负的加权参数。此外，该编码矩阵可包括用于平衡编码数据流的相同大小的加权参数。该互连可为密集布线互连。该互连还可包括一个信令模块。

示例5

这里描述了一种系统。该系统包括具有多个密集布线信号线的总线。该系统还包括耦合至多个数字输入的第一传送模块，该第一传送模块编码在多个数字输入接收的数据，其中该编码的数据是平衡编码数据或一般模式数据，并且以最大数据速率传送该平衡编码数据。

可以取决于多个密集布线信号线的受限数据速率传送该一般模式数据。该第一传送模块可包括编码器以编码数据，该编码器至少部分基于编码矩阵为在多个数字输入的每一个上接收的数据进行加权。该编码矩阵可包括要应用于平衡编码数据的相同大小的加权因子。该编码矩阵还可包括要应用至一般模式数据的全部是正值或全部是负值的加权因子。解码器可耦合至该总线的多个密集布线信号线，该解码器使用解码矩阵解码通过总线接收的该平衡编码数据或和一般模式数据，该解码矩阵是编码矩阵的转置或逆。

示例6

这里描述了一种装置。该装置包括多个导体。该装置还包括编码在多个数字输入处接收的数据的装置，其中根据编码矩阵已编码数据在该多个导体上传送并且限制一般模式导体的数据速度以及最大化平衡编码导体的数据速度。

编码在多个数字输入处接收的数据的装置可为信令模块。该一般模式导体可对应于编码矩阵中的全部是正或全部是负的权重。此外，可根据多个导体的布线密度限制该一般模式导体。多个导体的四位组至四位组间距可等于多个导体的每个导体间的间距。该信令模块可包括用于在多个导体上传送和接收数据的组件。多个导体的总吞吐量至少为每秒80千兆比特。该多个导体的路径可位于封装、印刷电路板（PCB）、多芯片模块（MCM）、多芯片封装（MCP）或它们的任意组合上。此外，该多个导体可为带状线或微带线。

虽然已参照有限数量的实施方式描述了本发明，然而本领域技术人员将理解来自于它们的大量修改和变化。附加的权利要求意图覆盖落入本发明的真实精神和范围内的所有这些修改和变化。

一种设计可经历多个阶段，从创建至模拟至制造。表示设计的数据可以多种方式表示该设计。首先，如在模拟中有用的，可使用硬件描述语言或其它功能描述语言表示硬件。此外，可在设计过程的某些阶段中制造具有逻辑和/或晶体管门的电路级模型。此外，在某些阶段的大多数设计达到表示硬件模型中多种设备的物理布置的数据水平。在使用传统半导体制造技术的情况下，表示硬件模型的数据可为指定在用于掩模不同掩模层上存在或不存在多种特征的数据，该掩模用于制造该集成电路。在该设计的任何表示中，该数据可存储在任意形式的机器可读介质中。一个存储器或磁或光存储诸如光盘可为计算机可读介质，用于存储通过光或调制的电波传送的信息或否则产生以传送这一信息。当指示或承载该代码或设计的电载波被传送，到电信号的拷贝、缓冲或重新传送被执行的程度，则产生了新副本。因此，通信供应商或网络供应商可至少暂时地将实现本发明的实施例的技术的商品存储在有形、机器可读介质上，该商品例如为编码在载波中的信息。

这里使用的模块是指硬件、软件和/或固件的任意组合。例如，模块包括硬件，诸如与非短暂性介质相关的微控制器，该非短暂性介质存储适于由该微控制器执行的代码。因此，在一个实施例中，提及的模块是指硬件，它被具体配置为识别和/或执行要在非短暂性介质上保存的代码。此外，在另一实施例中，使用的模块是指非短暂性介质，包括具体适于由微控制器执行以执行预定操作的代码。并且可推断出，在另一实施例中，术语模块（在此示例中）可能是指微控制器和非短暂性介质的组合。通常被说明为独立的模块的界限一般是变化的并且潜在地相互重叠。例如，第一和第二模块可共享硬件、软件、固件或它们的组合，同时潜在地保持一些独立的硬件、软件或固件。在一个实施例中，使用的术语逻辑包括硬件，诸如晶体管、寄存器或其它硬件，诸如可编程逻辑设备。

在一个实施例中，使用的短语“用于”或“配置为”是指安排、放在一起、制造、提供以销售、进口和/或设计装置、硬件、逻辑或元件以执行指定的或确定的工作。在这一示例中，并不运行的装置或其元件仍“配置为”执行指定的工作，如果它被设计、耦合和/或互连以执行所述指定的工作的话。作为仅为说明的一个示例，一个逻辑门可在操作过程中提供0或1。然而“配置为”提供允许信号至时钟的一个逻辑门并不包括可提供1或0的每个潜在的逻辑门。作为替代的，该逻辑门以在操作过程中1或0输出要允许该时钟的某种方式耦合。再次注意术语“配置为”的使用并不需要操作，而是代替地集中于装置、硬件和/或元件的潜在状态，其中在该潜在状态下该装置、硬件和/或元件被设计为当该装置、硬件和/或元件运行时执行特定任务。

此外，在一个实施例中，使用的短语“能够”和/或“可操作”是指以能够以指定方式使用该装置、逻辑、硬件和/或元件的方式设计的某些设备、逻辑、硬件和/或元件。如上文所述应注意，在一个实施例中，为能够或可操作的使用是指装置、逻辑、硬件和/或元件的潜在状态，其中该装置、逻辑、硬件和/或元件并不在运行中而是以使得能够以指定方式使用该装置的这一方式进行设计。

这里所使用的值包括数字、状态、逻辑状态或二进制逻辑状态的任何已知的表示。通常，逻辑水平、逻辑值或逻辑值的使用同样是指1和0，这简单地表示了二进制逻辑状态。例如，1是指高逻辑水平以及0是指低逻辑水平。在一个实施例中，存储单元，诸如晶体管或闪存单元，可能能够保持单个逻辑值或多个逻辑值。然而，计算机系统中值的其它表示已被使用。例如，十进制数十也可表示为二进制值1010以及十六进制字符A。因此，值包括能够保持在计算机系统中的信息的任何表示。

此外，状态可由值或部分值进行表示。例如，第一值，诸如逻辑1，可表示默认或初始状态，而第二值，诸如逻辑0，可表示非默认状态。此外，在一个实施例中，术语重置或设置，分别是指默认和更新的值或状态。例如，默认值潜在包括高逻辑值，即重置，而更新的值潜在包括低逻辑值，即设置。应注意，值的任意组合可用于表示任意数量的状态。

上文提出的方法、硬件、软件、固件或代码集合的实施例可通过可由处理元件执行的存储在机器可访问、机器可读、计算机可访问或计算机可读介质上的指令或代码实现。非短暂性计算机可访问/可读介质包括以由诸如计算机或电子系统的机器可读的方式提供（即，存储和/或传送）信息的任何机制。例如，非短暂性机器可访问介质包括随机存取存储器（RAM）、例如静态RAM（SRAM）或动态RAM（DRAM）；ROM；磁或光存储介质；闪存设备；电存储设备；光存储设备；声存储设备；用于保持从暂时（传播）信号（例如，载波、红外信号、数字信号）接收的信息的其它形式的存储设备等，它们与可从中接收信息的非短暂性介质不同。

用于编程逻辑以执行本发明的实施例的指令可存储在系统的存储器内，例如DRAM、缓存、闪存或其它存储器。此外，该指令可通过网络或借助其它计算机可读介质进行分发。因此，计算机可读介质可包括用于以机器（例如计算机）可读的形式存储或传送信息的任何机制，但并不限于，软盘、光盘、压缩磁盘、只读存储器（CD-ROM）以及磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁或光卡、闪存、或者通过电、光、声或其它形式的传播信号（例如载波、红外信号、数字信号等）跨越因特网的信息传输中使用的有形的机器可读存储器。因此，计算机可读介质包括适于存储或传送可由机器（例如计算机）读取的形式的电子指令或信息的任意类型的有形计算机可读介质。

贯穿本说明书的对“一个实施例”或“一实施例”的引用是指包括在本技术的至少一个实施例中与该实施例相关地进行描述的特定特征、结构或特性。因此，在贯穿本说明书的多个位置中出现的短语“在一个实施例中”或“在一实施例中”并不必须所有都是指同一实施例。此外，在一个或多个实施例中，该特定特征、结构、或特性可以任何适当的方式进行组合。

在前述说明中，已经参考特定示例性实施例给出了详细描述。然而明显的是如在附加的权利要求中所提出的在不脱离本发明的较宽精神和范围的情况下可对其作出各种修改和变化。因此，应以说明而不是限制的方式看待该说明书和附图。此外，上述对实施例和其它示例性语言的使用并不必须是指相同实施例或相同示例，而可能是指不同和有区别的实施例，以及潜在的相同实施例。

Claims

1.一种计算装置，包括：

多个导体，其中至少一个导体为一般模式导体；

编码器，用于编码要在所述多个导体上传送的数据，其中将要根据编码矩阵限制所述一般模式导体的数据速度并最大化其它导体的数据速度。

2.根据权利要求1所述的计算装置，其中所述其它导体具有来自所述编码矩阵的平衡编码。

3.根据权利要求1所述的计算装置，其中所述一般模式导体对应于所述编码矩阵中的全部是正或全部是负的权重。

4.根据权利要求1所述的计算装置，其中根据所述多个导体的布线密度限制所述一般模式导体。

5.根据权利要求1所述的计算装置，其中所述多个导体的四位组至四位组间距等于所述多个导体的每个导体间的间距。

6.根据权利要求1所述的计算装置，包括信令模块，其中所述信令模块耦合至多个数字输入。

7.根据权利要求1所述的计算装置，其中所述多个导体布线于封装、印刷电路板（PCB）、多芯片模块（MCM）、多芯片封装（MCP）或它们的任意组合上。

8.一种电子设备，包括：

总线，包括多个信号线，其中至少一个信号线是一般模式信号线；

编码器，用于编码要在所述总线上传送的数据，其中根据编码矩阵限制所述一般模式信号线的数据速度并最大化其它信号线的数据速度。

9.根据权利要求8所述的电子设备，其中所述其它信号线具有来自所述编码矩阵的平衡编码。

10.根据权利要求8所述的电子设备，其中所述一般模式信号线具有在所述编码矩阵中的全部是正或全部是负的加权因子。

11.根据权利要求8所述的电子设备，其中所述其它信号线具有在所述编码矩阵中的相同大小的加权因子。

12.根据权利要求8所述的电子设备，其中根据所述多个信号线的布线密度限制所述一般模式信号线。

13.根据权利要求8所述的电子设备，其中所述总线的所述多个信号线的四位组至四位组间距等于所述多个信号线的每个之间的间距。

14.一种有形、非短暂性的计算机可读介质，包括代码以指示处理器：

使用加权和来编码在多个数字输入处接收的数据以生成平衡编码数据和一般模式数据；以及

在互连的多个导体上传送所述平衡编码数据和一般模式数据以在所述互连上最大化所述平衡编码数据的带宽同时限制所述互连上所述一般模式数据的带宽。

15.根据权利要求14所述的有形、非短暂性的计算机可读介质，其中当与所述平衡编码数据相比时，所述一般模式数据以较低的速度驱动。

16.根据权利要求14所述的有形、非短暂性的计算机可读介质，进一步包括耦合至多个数字输入的信令模块。

17.根据权利要求16所述的有形、非短暂性的计算机可读介质，其中提高所述互连的布线密度，并响应于提高所述布线密度，所述信令模块减少所述一般模式数据的所述带宽以保持所述一般模式数据的完整性。

18.根据权利要求14所述的有形、非短暂性的计算机可读介质，包括用于编码所述数据的编码器，所述编码器至少部分地基于编码矩阵对在所述多个数字输入的每一个上接收的所述数据进行加权。

19.根据权利要求16所述的有形、非短暂性的计算机可读介质，其中所述信令模块包括耦合至所述互连的导体的解码器，所述解码器通过所述导体耦合至第二信令模块的编码器并解码从所述编码器接收的数据。

20.一种实现模式选择平衡编码互连的方法，包括：

在所述互连处接收多个数据流；

使用编码矩阵利用加权参数对所述数据流的每个进行加权以产生加权数据流，结果产生平衡编码数据流和一般模式数据流；以及

以最大数据速率传送所述平衡编码数据流并以受限数据速率传送所述一般模式数据流。

21.根据权利要求20所述的方法，其中所述一般模式数据流的所述受限数据速率基于总线的布线密度。

22.根据权利要求20所述的方法，其中所述平衡编码数据流的所述最大数据速率是保持所述数据流的完整性的数据速率。

23.根据权利要求20所述的方法，其中使用所述互连的导体的最大带宽传送所述平衡编码数据流。

24.根据权利要求20所述的方法，包括：

接收所述平衡编码数据流和所述一般模式数据流；以及

解码所述平衡编码数据流和所述一般模式数据流。

25.根据权利要求20所述的方法，包括为解码矩阵获取加权参数，所述解码矩阵是所述编码矩阵的所述加权参数的转置或逆。

26.一种有形、非短暂性的计算机可读介质，包括代码以指示处理器执行如权利要求20-25中的任一项所述的方法。

27.一种实现模式选择平衡编码互连的装置，包括：

用于在所述互连处接收多个数据流的部件；

用于使用编码矩阵利用加权参数对所述数据流的每个进行加权以产生加权数据流，结果产生平衡编码数据流和一般模式数据流的部件；以及

用于以最大数据速率传送所述平衡编码数据流并以受限数据速率传送所述一般模式数据流的部件。

28.根据权利要求27所述的装置，其中所述一般模式数据流的所述受限数据速率基于总线的布线密度。

29.根据权利要求27所述的装置，其中所述平衡编码数据流的所述最大数据速率是保持所述数据流的完整性的数据速率。

30.根据权利要求27所述的装置，其中使用所述互连的导体的最大带宽传送所述平衡编码数据流。

31.根据权利要求27所述的装置，包括：

用于接收所述平衡编码数据流和所述一般模式数据流的部件；以及

用于解码所述平衡编码数据流和所述一般模式数据流的部件。

32.根据权利要求27所述的装置，包括用于为解码矩阵获取加权参数的部件，所述解码矩阵是所述编码矩阵的所述加权参数的转置或逆。