CN105793834A

CN105793834A - 转换最小化低速数据传输

Info

Publication number: CN105793834A
Application number: CN201380081224.3A
Authority: CN
Inventors: D·格林斯潘
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2013-12-26
Filing date: 2013-12-26
Publication date: 2016-07-20
Anticipated expiration: 2033-12-26
Also published as: JP2017503269A; US10437769B2; EP3087496A1; CN105793834B; EP3087496A4; KR20160075740A; KR101874544B1; WO2015099743A1; US20160299869A1; EP3087496B1; JP6227792B2

Abstract

本文描述了转换最小化低速数据传输的方法。在实施例中，确定要在数据总线上发送的数据集的数据速率。响应于低数据速率，在该数据总线上对独热值进行编码。将该数据总线的先前状态与经编码的独热值执行异或运算。另外，将该异或运算的结果值驱动到该数据总线上。

Description

转换最小化低速数据传输

技术领域

概括地说，本发明的技术涉及通信系统。具体地说，本发明的技术涉及转换最小化低速数据传输(transitionminimizedlowspeeddatatransfer)。

背景技术

电子器件常常是芯片，其将电子器件的组件集成到单个硅芯片中。在一些情况下，数个硅芯片可以集成到单个封装中。在一些情况下，封装通过电路板来连接。在一些情况下，通过使分立的单片式RF部分由印刷电路板(PCB)的区域连接，可以将针对WiFi解决方案的射频(RF)功能集成到硅的一部分上。高速数据总线可以用于在分立的RF部分与芯片、封装或板的其它部分之间的数据传输。

附图说明

图1是在发射机处的编码方案的图示；

图2A和2B是在接收机处的解码方案的图示；

图3是用于实现转换最小化低速数据传输的方法的过程流程图；

图4是用于实现转换最小化低速数据传输的接收的方法的过程流程图；以及

图5是根据本发明的技术的片上系统(SOC)设计的实施例。

本公开通篇和附图使用相同的标号来指代相同的组件和特征。100系列中的标号指代最初在图1中所找到的特征；200系列中的标号指代最初在图2中所找到的特征；以此类推。

具体实施方式

随着更大的硅集成出现，WiFi解决方案的数字元件可以集成到片上系统(SoC)或平台控制器集线器(PCH)中。如上文所论述的，分立的单片式RF部分可以通过几英寸的PCB来连接。在一些情况下，并行数据总线可以用于数据传输，因为数据的突发性质可能不适合串行器/解串器(SERDES)类型连接。互连可以以全数据速率和低数据速率两者(取决于诸如WiFi数据速率和天线分集之类的参数)携带数字化RF采样的偶尔突发。当驱动互连接口进行全速数据传输时，消耗显著量的功率。在互连数据速率显著地降低互连容量的始终在线始终连接(Always-On-Always-Connected)场景中，接口所使用的功率可能对待机电池寿命具有关键影响。换言之，当数据速率自身是低速时，显著量的能量可能用于使用全速数据接口发送数据。

本文所描述的实施例实现转换最小化低速数据传输。在实施例中，确定将在数据总线上发送的数据集的数据速率。响应于低数据速率，在数据总线上对独热值(onehotvalue)进行编码。将数据总线的先前状态与经编码的独热值执行XOR(异或)运算。另外，使用数据总线来发送经编码的数据。

以此方式，设计出了使得数据块能够使用较少的能量在接口上进行发送的信道编码方案。该方案是后向兼容的并且可以与任何标准的传输方案共存，并且当低数据速率处于使用中时可以自动地和透明地选择该方案。一般地，“独热-XOR”的编码方案从信道容量方面而言是低效的，然而，“独热-XOR”是40％以上能量有效的，因为其利用单个信道二进制比特转换来携带多个数据比特转换并且避免了对信道时钟的需求。

这种技术可以应用于片上接口，诸如Intel片上系统组织结构(IOSF-SB)。其在数据总线携带链路时钟的情况下以及在存在独立的时钟主干的情况下均提供了节省。此外，本技术可以应用于PCB或封装上的组件之间的多线总线。此外，本技术与过程和总线相关，其中数据线路上的泄露损耗显著地低于充电/放电能量。

在以下的描述中，阐述了众多的细节，诸如特定类型的处理器和系统配置、特定的硬件结构、特定的架构细节和微架构细节、特定的寄存器配置、特定的指令类型、特定的系统组件、特定的测量/高度、特定的处理器流水线级数和操作的示例，以便提供对本技术的透彻理解。然而，对于本领域技术人员将显而易见的是，不必采用这些特定细节来实施本技术。在其它实例中，为了不必要地混淆本技术，没有描述公知的组件或方法，诸如特定的或替代的处理器架构、用于描述的算法的特定的逻辑电路/代码、特定的固件代码、特定的互连操作、特定的逻辑配置、特定的制造技术和材料、特定的编译器实现、以代码对算法的特定表述、特定的断电和门控技术/逻辑以及计算机系统的其它特定操作细节。

虽然以下的实施例可能是参照特定集成电路中(诸如计算平台或微处理器中)的能量节省和能量有效性来描述的，但是其它实施例适用于其它类型的集成电路和逻辑设备。可以将本文所描述的类似技术和教导应用到也可受益于更佳的能量有效性和能量节省的其它类型的电路或半导体设备。例如，所公开的实施例不限于台式计算机系统或Ultrabooks^TM。所公开的实施例还可以用于其它设备中，诸如手持设备、平板设备、其它薄的笔记本、片上系统(SOC)设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数字照相机、个人数字助理(PDA)和手持PC。嵌入式应用通常包括微处理器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机或任何可以执行下面教导的功能和操作的其它系统。此外，本文所描述的装置、方法和系统不限于物理计算设备，但还可以涉及针对能量节省和能量有效性的软件优化。如将在下面的描述中变得显而易见的，本文所描述的方法、装置和系统的实施例(无论是参照硬件、固件、软件还是其组合)对于与性能考虑保持平衡的“绿色技术”未来而言是至关重要的。同样，装置和方法不限于电气信令技术，但还可以应用于机械、机电、光学、射频或其它数据传输装置。其还可以应用于诸如相变存储器之类的存储装置，就每个改变所存储的比特而言允许更大的效率。

随着计算系统在进步，其中的组件正变得更复杂。因此，用于在组件之间耦合和通信的互连架构也在复杂性上增长以确保满足带宽需求进行最佳的组件操作。此外，不同市场细分需要互连架构的不同方面以适合市场的需求。例如，服务器需要较高的性能，而移动生态系统有时能够为省电牺牲整体性能。然而，大多数构造的单一目的是在具有最大省电的情况下提供最高可能的性能。下面论述了多种互连，其将潜在地受益于本文所描述的本技术的方面。

出于说明的目的，本文所描述的示例使用具有八个数据信号、一个数据有效信号及时钟信号的源同步DDR并行数据总线。然而，本技术可以与任意宽度的高速数据总线一起使用。如以下示例中所使用的：D、DV是总线上的数据和数据有效信号；TXD、TXDV是将由发射机发送的数据和数据有效信号；X表示在发射机和接收机处本地使用的临时变量；CD表示在接收机处捕获(异步锁存)的数据；LRXD、LRXDV表示由接收机使用低数据速率检测路径捕获的数据和数据有效值；以及FRXD、FRXDV表示由接收机使用全速率检测路径捕获的数据和数据有效值。

利用高速数据总线，可以改变编码方案以更高效地运行数据总线。可以使用独热方案和XOR运算来改变编码方案。在独热方案中，每一次开启多个比特中的仅一个比特。XOR运算使得多个比特中的单个比特能够被改变以便发送值。例如，如果比特5是高，并且随后被关闭，则其指示已发送了数据标记“5”。然而，如果比特5是高，随后比特2的值改变，则其指示已发送了数据标记“2”。

本文所描述的编码方案具有数个益处。在二进制方案中，多达3个数据比特可以被改变。改变每个比特消耗能量。例如，如果在二进制方案(010)中发送2(二进制010)，并且随后发送5(二进制101)，则所有三个信号或接线被改变。因此，与独热XOR编码方案相比，使用三倍的能量消耗来改变每个比特，其中，改变单个信号来发送值。另外，使用二进制方案难以确定是否同时改变了每个比特。为了弥补这一点，通常需要时钟信号来指示数据何时是有效的。在独热XOR编码方案中，使用单个改变来确定值，并且不需要时钟信号来协调数个比特的转换。因此，关于时钟信号，节省了能量。

该编码方案的另外益处涉及为将总线数据比特驱动至高所需要的能量。在低速下，传输从不涉及多于单个总线数据比特改变电平，并且因此从不需要多于单个总线数据比特在任何时刻进行充能。相比之下，每当将以突发发送的第一段数据具有十进制值255(二进制值11111111)，基于上文示例的现有和全速方案可能需要在单个时刻对所有8个数据比特、DV比特和时钟进行充电。考虑到在低数据速率下，该编码方案具有常规方案的瞬时能量要求的十分之一，可以因所产生的较低噪声和压降而实现额外的系统和芯片省电。

图1是用于发射机的编码方案100的图示。在实施例中，发射机连接到具有八个数据信号、一个数据有效信号及时钟信号的源同步DDR并行数据总线。虽然描述了特定的数据总线，但是本技术可以与具有两比特或更多比特的任意宽度的任何数据总线一起使用。在框102，数据总线上的所有信号设置为0。在框104，从先入先出(FIFO)缓冲区中拉取传输数据。在框106，发现数据速率。在一些情况下，数据速率是已知的，或者可以通过对传入数据进行分析以确定数据速率从而发现数据速率。FIFO缓冲区中的数据量还可以用作对必要的数据速率的指示。

在框108，确定数据速率是全数据速率还是低数据速率。在一些情况下，全速率数据(fullratedata)将使用数据总线的全部九个信号来发送传输数据。低速率数据(lowratedata)将使用比数据总线的全容量更少的来发送数据，并且可以使用数据总线的一部分(诸如数据总线容量的三分之一)以低数据速率来发送该低速率数据。在低速速率和全速速率之间的实际比率取决于所使用的数据线的数量。如果数据速率是全速率，则过程流继续进行至框110。如果数据速率是低速率，则过程流继续进行至框112。

在框110，使用并行总线来发送数据。使用数据总线的全宽度以全速发送数据。在框114，将数据有效信号置为有效(assert)伴随与所发送的数据值相对应的数据值信号。在框116，翻转(toggle)总线时钟。总线时钟被翻转以指示在框114处的整个数据传输的完成。过程流返回至框104以进行后续的传输。

在框112，低速率数据传输通过将用于传输的数据的第一部分或组编码成独热XOR方案而在FIFO数据的子集上开始。具体而言，对于具有数据有效信号的8比特并行数据总线，第一组包括组数据有效信号连同两个比特：D7和D6，以编码成独热值X。在框118，将该独热值与已被驱动在数据总线上的先前状态进行XOR。如果这是第一数据传输，则被驱动在数据总线上的先前值可以是0。如果现在的传输不是第一数据传输，则在数据总线上驱动的先前值可以具有任何值。具体而言，对于具有数据有效信号的8比特并行数据总线，仅所述数据总线的一个子集被使用，因为TXDV和总线时钟信号不涉及低速率数据传输。

在框120，将下一组数据编码成独热值或独热XOR。具体而言，对于具有上文提到的数据有效信号的该8比特并行数据总线，下一组包括三个比特：D5、D4和D3，以编码成X的新独热值。在框122，将该新独热值与已被驱动在数据总线上的先前值进行XOR。

在框124，将最后一组数据编码成独热值。具体而言，对于具有上文提到的数据有效信号的该8比特并行数据总线，最后一组包括三个比特：D2、D1和D0，以编码成X的第三独热值。在框126，将该第三独热值与已被驱动在数据总线上的先前值进行XOR。通过使用独热数据方案，不需要时钟信号来指示数据的完全传输。由于发送单个数据线，因此在将独热值与数据总线上的先前值进行XOR时传输完成。过程流随后返回至框104以进行另外的数据传输。

对于给定发射机内部时钟，当处于全速速率时，在该示例中数据总线可以发送9个比特，其中发生多个改变，并且总线时钟以发射机内部时钟速率翻转。在处于上文所描述的低速时，以相同的速率发生单个改变(总线时钟实际没有翻转)，并且3个数据比特随该改变一起发送。因此，使用3个发射机内部时钟循环来发送可以以全速速率使用单个发射机内部时钟循环来发送的9个数据比特。因此，本技术使用更少的能量来发送设定量的数据，但可能需要更长的时间来发送该数据。

图2A和图2B是在接收机处使用独热XOR方案的解码方案200的图示。在框202，正在运行两个用于解码的并行过程：全速率解码方案和半速率解码方案。在框204，全速率解码方案通过在总线时钟翻转时将并行总线数据锁存而开始。以此方式，第一总线事务直到时钟信号的翻转时才完成。在框206，向接收FIFO缓冲区发送所接收的数据。过程流随后返回至框204以等待下一个数据集。

半速率过程在框208开始，其中在框208，捕获总线状态。在一些实现中，在接收机处将总线上的数据异步地锁存。在一些实现中，将全部数据信号XOR到单个比特可以用于重建总线时钟。在一些实现中，接收机可以按其自身的内部时钟(其是处于对于捕获数据总线上的改变为适当地快的频率)来操作。在框210，接收机等待数据总线上的改变。在框212，启动定时器，并且接收机等待时钟总线翻转。在一些情况下，接收机等待时钟总线翻转以确定正在发送低速还是高速数据。在低速模式下，总线时钟将不翻转，因此如果数据总线发生改变而不久之后没有伴随的总线时钟翻转，则检测到低速模式。

在框214，确定总线翻转是否发生或者定时器是否已达到总线时钟翻转周期的75％。如果总线翻转首先发生，则可以认为存在全速数据并且低速接收机不涉及这块总线数据。过程流返回至框208，使得接收机可以准备来自总线的新数据集。如果定时器大于总线时钟周期的75％，则过程流继续进行到框216。

在框216，将异步锁存的数据与数据总线的先前值进行XOR，以给出由发射机进行编码的独热值。在框218，将独热值解码成由接收机使用低数据速率检测路径捕获的数据和数据有效值。在具有数据有效信号的8比特并行数据总线的示例中，第一组包括由接收机捕获的组数据有效信号(LRXDV)连同在接收机处捕获的两个数据比特：LRXD7和LRXD6，这两个数据比特是从独热值X中解码出的。在框220，捕获现在的总线状态，使得其可以用于解码下一组数据。在框222，接收机通过将当前总线状态与先前捕获的总线状态进行比较来等待数据总线上的改变。

当数据总线中发生改变时，在框224，将异步锁存的数据与数据总线的先前值进行XOR。在框226，将来自经XOR的数据的独热值解码成由接收机使用低数据速率检测路径捕捉的下一组数据值。在具有数据有效信号的8比特并行数据总线的示例中，下一组包括在接收机处捕获的三个数据比特：LRXD5、LRXD4和LRXD3，这三个数据比特是从新的独热值X中解码出的。在框228，捕获现在的总线状态，使得其可以用于解码下一组数据。在框230，接收机通过将当前总线状态与先前捕获的总线状态进行比较来等待数据总线上的改变。

当数据总线中发生改变时，在框232，将异步锁存的数据与数据总线的先前值进行XOR。在框234，将来自经XOR的数据的独热值解码成由接收机使用低数据速率检测路径捕捉的下一组数据值。在具有数据有效信号的8比特并行数据总线的示例中，下一组包括在接收机处捕获的三个数据比特：LRXD2、LRXD1和LRXD0，这三个数据比特是从第三独热值X中解码出的。在框226，向接收FIFO缓冲区发送整组接收数据。具体地说，向缓冲区发送LRXDV、LRXD7、LRXD6、LRXD5、LRXD4、LRXD3、LRXD2、LRXD1和LRXD0中的每一个。过程流随后返回至框208以获得下一个数据集。

在图2A和图2B的接收机示例中，分开的路径将传入数据解码。低速率路径将识别仅其中数据总线D中的改变后面没有跟有时钟翻转的情况。全速率路径识别其中改变(或者甚至无改变)后面跟有时钟翻转的情况。这些路径互斥地进行操作，每一个路径能够向接收FIFO缓冲区发送数据。它们可以被组合成更优的实现。

然而，一些先前技术导致与数据速率的下降有着直接关系的互连功率的线性下降。此外，利用先前技术，用于发送每个数据比特所需要的能量没有减少。本文所描述的本技术实现在数据速率下降时互连功率的优于线性的下降。例如，当通过互连以减小的速率发送一千字节的数据时，传输所需要的能量将仅是以全速率发送分组所需要的能量的60％。相比之下，诸如通过减小其时钟速度或调节时钟来缩小互连速率之类的典型技术没有减小用于发送一千字节的数据所需要的能量，该能量将在很大程度上独立于针对该分组所选择的互连数据速率。

在一些情况下，其它替代的、现有解决方案可以包括减小偏置或终止于较低数据速率。这些解决方案可以在数据速率下降时给出功率的优于线性的节省。然而，此类技术提供与外围总线功能(诸如输入缓冲区)有关的节省并且为节省用于对总线自身充电所需要的能量提供有限的范围。此类技术通常无法以所呈现的技术的字节粒度提供低速与高速数据速率之间的翻转。

在一些情况下，可以减小在较低数据速率下的电压摆动。然而，其中已随着时间减小了接口电压摆动的大多数情况已允许较高总线速度，因为IO压摆率(slewrate)通常是较高速操作的限制性因素。这些情况包括USB和SD卡。在输入/输出(I/O)压摆率作为限制性因素的情况下，很可能的是通过试图进一步减小在较低速度下的摆动来获得有限的益处，因为噪声和类似影响保持不变。

图3是用于实现转换最小化低速数据传输的方法300的过程流程图。在框302，确定在数据总线上发送的数据集的数据速率。在框304，响应于低数据速率，从数据总线上的该数据中对独热值进行编码。在框306，将数据总线的先前状态与经编码的独热值执行XOR运算。另外，在框308，结果值被驱动到数据总线，发送新的状态。在一些情况下，没有时钟信号与经编码的数据一起发送。换言之，发送数据而不需要翻转时钟来指示传输的完成。

图4是用于实现转换最小化低速数据接收的方法400的过程流程图。在框402，捕获数据总线的状态。在框404，接收机等待数据总线的状态中的改变。在框406，将数据总线的所捕获的先前状态与数据总线的新状态执行XOR运算。在框408，将产生自XOR运算的独热值解码成数据比特。在一些情况下，可以将数据比特发送到缓冲区。过程流随后返回至框402以捕获数据总线的新状态并且在框404继续等待进一步的改变。

考虑具有八个数据信号D[7:0]、一个数据有效信号DV及时钟信号CLK的源同步双倍数据速率(DDR)并行数据总线的情况。正常的，全速操作等同于任何标准的DDR并行总线。要发送的数据有效指示和数据(TXDV和TXD[7:0])被驱动到总线信号DV和D[7:0]，并且在一部分的总线循环时间之后，时钟信号CLK将翻转(从高到低或从低到高)。对于正常操作没有省电。在低数据速率(通过传入的TXDV模式而识别或从其它参数获知)下，修改的总线编码方案可以用于提供省电。

所示出的低数据速率传输的示例避免了对时钟信号在低数据速率传输期间翻转的需要。然而，大部分节省是通过使用经修改的数据编码来达到的。在一些实施例中，可以从所接收的数据中异步地提取出时钟信号。

继续上文的示例，传输可以被划分成三个组，每组包含三个二进制比特：

组1:TXDV,RXD7,RXD6

组2:RXD5,RXD4,RXD3

组3:RXD2,RXD1,RXD0

在该示例中，组1具有值5，组2将具有值0，组3具有值3。每组依次呈递(submitted)以独热编码成X[7:0]：

组1:TXDV,RXD7,RXD6＝101b,X＝00100000b＝0x20

组2:RXD5,RXD4,RXD3＝000b,X＝00000001b＝0x01

组3:RXD2,RXD1,RXD0＝011b,X＝00001000b＝0x08

上面，以二进制、独热编码和独热编码的十六进制表示示出了每组的值。数据总线包含根据标准方式被编号为0至7的8个数据信号。对于组1，初始总线值为0，改变数据信号5(X＝5)以发送值5。对于组2，改变数据信号0(X＝0)以发送值0。最后，对于组3，改变数据信号3(X＝3)以发送值3。

通过将独热值X与数据总线上D[7:0]的现有值(初始值0)进行XOR，将该独热值编码成总线的改变。DV比特保留为0，并且在一些情况下，DV信号用于某种其它功能。下面的示例示出了发送两组8比特数据加一个有效比特：

初始值:D[7:0]＝0x00

组A1:TXDV,RXD7,RXD6＝101b,X＝00100000b＝0x20,D[7:0]＝0x20

组A2:RXD5,RXD4,RXD3＝000b,X＝00000001b＝0x01,D[7:0]＝0x21

组A3:RXD2,RXD1,RXD0＝011b,X＝00001000b＝0x08,D[7:0]＝0x29

组B1:TXDV,RXD7,RXD6＝110b,X＝01000000b＝0x40,D[7:0]＝0x69

组B2:RXD5,RXD4,RXD3＝011b,X＝00001000b＝0x08,D[7:0]＝0x61

组B3:RXD2,RXD1,RXD0＝111b,X＝10000000b＝0x80,D[7:0]＝0xA9

将每组内的数据编码成改变而不是确切值。初始地，所有接线是关闭的(off)。对于组A，接线5是高的以指示5的传输。随后将接线0置为有效以指示0的传输，同时接线5保持置为有效。最后，将接线3置为有效，同时接线5和接线0保持开启(on)以指示3的传输。

对于组B，将接线6置为有效以指示6的传输，同时接线5、接线3和接线0保持开启。随后将接线3置为无效(deassert)以指示3的传输，同时接线6、接线5和接线0保持开启。最后，将接线7置为有效，同时接线6、接线5和接线0保持开启以指示7的传输。

因此需要三个常规时钟周期来发送通常在一个时钟周期中发送的相同的数据量。然而，这不是问题，选择低数据速率模式，因为人们知道其对于数据到达由发射机进行传输是足够的。如果需要更大的数据速率，则将自动地选择高速数据速率。

标准(全速)和低速数据速率方案的传输效率可以说明低速率传输的益处。在标准方案中，对于随机数据流，平均一半的比特将在一个数据字和下一个数据字之间改变。假定数据有效比特很少改变。对于每个数据字来说DDR时钟将改变。因此，在标准方案中，对于发送的每8比特的数据，平均(包括时钟)将存在改变的五个数据总线信号。

在低数据速率方案中，按照定义总是且只有一个随着处理的每个组而改变的并行总线比特信号。对于每8比特的数据(和数据有效比特)存在发送的三个组，因此，在低数据速率方案中，对于发送的每8比特的数据，将存在改变的三个并行总线信号。

对于这两种方案来说，每一秒时间并行总线信号改变值，改变将从低至高(0至1)，需要来自电源轨(supplyrail)的能量。因此可以通过比较相对的信号改变速率而无需关注于关于这些是低至高改变还是高至低改变，来计算相对效率。对于相同的数据，低数据速率方案仅具有标准方案的转换的60％。因此，与使用标准方案来发送相同的数据相比，低数据速率方案仅需要能量的60％来发送该数据。

如上文所提到的，低数据速率方案的优点在于不需要运行总线时钟。对于标准方案来说，这将是致命的，因为必须保护标准方案以抵抗由硅和PCB差异引起的各个数据比特的到达时间上的偏斜。低数据速率方案使用具有XOR的独热方案，其中一次仅一个数据比特改变，并且因此不受偏斜效应影响，由于与之相同的原因，格雷码技术也不受此类效应影响。

在实施例中，可以实现略有不同的方案，借此数据有效信号用于在全数据速率模式与低数据速率模式之间进行区分。在该方案中，对全或低速率的指示取决于DV信号是否在数据改变的第一循环上被置为有效(将选择低数据速率的独热编码，使得如果DV信号是独热方案所改变的数据总线的一部分，则对于其中要发送的数据有效指示为高的低数据速率编码，将不会将DV信号置为有效)。同样，一旦数据传输与数据有效指示低一起发送，则低数据速率编码将被认为停止。这种方案将适用于其中不期望使用总线时钟的存在与否来在全数据速率模式与低数据速率模式之间进行区分的情况，诸如在共同时钟总线或在SoC内的情况下。

此外，本技术可以应用于不同宽度的总线。例如，通过四个循环的3至8独热编码到底部8个数据比特上，可以携带多达11个比特的数据和一个数据有效信号。利用四个循环的4至8独热编码，可以携带不具有数据有效的十六(16)个比特，等等。

接着转到图5，描绘了根据本技术的片上系统(SOC)设计的实施例。作为特定的说明性示例，SOC500被包括在用户设备(UE)中。在一个实施例中，UE指代由最终用户用于通信的任何设备，诸如手持电话、智能电话、平板设备、超薄笔记本、具有宽带适配器的笔记本、或任何其它类似的通信设备。通常UE连接到基站或节点，基站或节点本质上潜在地对应于GSM网络中的移动站(MS)。

这里，SOC500包括2个核心—506和507。类似于上文的论述，核心506和507可以符合指令集架构，诸如基于ArchitectureCore^TM的处理器、AdvancedMicroDevicesInc.(AMD)处理器、基于MIPS的处理器、基于ARM的处理器设计、或其客户、以及其被许可方或采用者。核心506和507耦合到与总线接口单元509和L2缓存510相关联的缓存控制508以与系统500的其它部分通信。互连510包括片上互连，诸如IOSF、AMBA或上文论述的其它互连，其潜在地实现本技术所描述的一个或多个方面。

接口510将通信通道提供给其它组件，诸如用户身份模块(SIM)530用以连接SIM卡、启动ROM535用以保存用于由核心506和507执行来对SOC500进行初始化和启动的启动代码、SDRAM控制器540用以连接外部存储器(例如，DRAM560)、闪速控制器545用以连接非易失性存储器(例如，闪存565)、外围控制Q1650(例如，串行外围接口)用以连接外围设备、视频编解码器520和视频接口525用以显示和接收输入(例如，启用触摸的输入)、GPU515用以执行与图形有关的计算、等等。这些接口中的任何接口可以包括本文所描述的本技术的方面。具体地说，互连510、至外围设备的连接或者外围设备本身可以受益于上文所描述的提议方案。

此外，系统示出了用于通信的外围设备，诸如蓝牙模块570、3G调制解调器575、GPS585和WiFi585。注意，如上文所陈述的，UE包括用于通信的无线电装置。因此，这些外围通信模块不是全部必需的。然而，在某种形式的UE中将包括用于外部通信的无线电装置。

示例1

本文描述了一种用于转换最小化低速数据传输的方法。所述方法包括：确定在数据总线上发送的数据集的数据速率；以及响应于低数据速率，对独热值进行编码。所述方法还包括：将所述数据总线的先前状态与经编码的独热值执行异或运算；以及将所述异或运算的结果值驱动到所述数据总线上。

没有时钟信号与经编码的数据一起发送。在所述高速数据总线上发送所述数据集可以使用与在高速数据总线上以全数据速率发送相同数据相比更少的能量。另外，所述低速数据传输可以是基于所述数据速率来自动地选择的。所述转换最小化低速数据传输可以是与片上接口一起使用的。此外，所述数据总线是任意宽度的高速数据总线。数据有效信号可以用于在数据传输的全数据速率模式与低数据速率模式之间进行区分。

示例2

本文描述了一种用于转换最小化低速数据传输的方法。所述方法包括：捕获数据总线的状态；以及将所述数据总线的所述状态与所述数据总线的当前状态执行异或运算。所述方法还包括：将来自所述异或运算的独热值解码成数据比特。

没有时钟信号在所述数据总线上被接收到。在高速数据总线上接收数据可以使用与在所述高速数据总线上的全数据速率相比更少的能量。另外，所述低速数据传输可以是自动地基于在从捕获所述数据总线的所述状态起经过一段时间之后总线状态中的改变的。所述转换最小化低速数据传输还可以是与片上接口一起使用的。此外，经解码的数据可以被放入先入先出缓冲区中。数据有效信号可以用于在全数据速率模式与低数据速率模式之间进行区分。

示例3

本文描述了一种用于转换最小化低速数据传输的系统。所述系统包括发射机和高速数据总线。所述发射机可以将数据编码成独热值并将所述独热值与所述高速数据总线的状态进行异或。用于传输的后续数据是通过所述高速数据总线上的改变被检测到的，而无需使用时钟信号。

所述独热值可以指示具有单个高比特且所有其它比特为低的一组比特。异或运算可以是不归零线路码。低数据速率传输可以避免需要所述时钟信号在所述低数据速率传输期间进行翻转。所述数据有效信号可以用于在全数据速率模式与低数据速率模式之间进行区分。此外，所述高速数据总线可以具有任意宽度。所述转换最小化低速数据传输可以是与片上接口一起使用的。此外，相同的数据总线可以用于传输最小化(transmission-minimized)低速数据传输和全速数据传输两者。全速数据总线的子集可以用于传输最小化低速数据传输。另外，使用修改的编码方案进行总线数据传输可以导致较低的峰值总线充电能量。

尽管已参照有限数量的实施例描述了本技术，但是本领域技术人员将从其中意识到众多的修改及变型。所附权利要求旨在覆盖所有此类修改及变型(只要其落入本技术的真实精神和范围内)。

设计可以经历各种阶段，从创建到仿真到制造。表示设计的数据可以以多种方式来表示该设计。首先，如在仿真中有用的，可以使用硬件描述语言或另一种功能描述语言来表示硬件。另外，可以在设计过程的某些阶段产生具有逻辑和/或晶体管门的电路级模型。此外，大多数设计在某一阶段达到表示各个器件在硬件模型中的物理放置的数据的水平。在使用常规的半导体制造技术的情况下，表示硬件模型的数据可以是指定在用于生成集成电路的掩模的不同掩模层上存在或不存在各个特征的数据。在设计的任何表示中，数据可以以任何形式的机器可读介质存储。存储器或者诸如盘之类的磁或光存储装置可以是用于存储经由光或电波发送的信息的机器可读介质，其中光或电波被调制或以其它方式被生成来发送此类信息。当指示或携带代码或设计的电载波被发送时，在执行电信号的复制、缓冲或重传的程度上，生成新的复本。因此，通信提供方或网络提供方可以在有形的机器可读介质上至少临时地存储诸如编码成载波中、体现本技术的实施例的技术的信息之类的产品。

如本文所使用的模块指代硬件、软件和/或固件的任何组合。举例而言，模块包括与非暂态介质相关联的硬件，诸如微控制器，该非暂态介质用于存储适于由该微控制器执行的代码。因此，在一个实施例中对模块的引用指代专门被配置为识别和/或执行要在非暂态介质上保存的代码的硬件。此外，在另一个实施例中，模块的使用指代包括代码的非暂态介质，所述代码专门适于由微控制器执行以执行预定的操作。如可推断出的，在另一个实施例中，术语“模块”(在该示例中)可以指代微控制器和非暂态介质的组合。通常被示出为分开的模块边界一般不同并且有可能重叠。例如，第一和第二模块可以共享硬件、软件、固件、或其组合，同时可能保留一些独立的硬件、软件或固件。在一个实施例中，术语“逻辑”的使用包括诸如晶体管、寄存器之类的硬件或诸如可编程逻辑器件之类的其它硬件。

在一个实施例中，短语“用于”或“被配置为”的使用指代布置、放在一起、制造、提供出售、进口和/或设计装置、硬件、逻辑或元件来执行指定的或确定的任务。在该示例中，没有正在进行操作的装置或其元件仍然“被配置为”执行指定的任务，如果其被设计、耦合和/或互连以执行所述指定的任务的话。举个纯说明性的示例，逻辑门可以在操作期间提供0或1。但是“被配置为”向时钟提供使能信号的逻辑门不包括可以提供1或0的每个潜在的逻辑门。替代地，逻辑门是以在操作期间1或0输出用于使能时钟的某种方式被耦合的那种逻辑门。再一次注意，术语“被配置为”的使用不要求操作，但是替代地集中在装置、硬件和/或元件的潜在的状态，其中在该潜在的状态中，该装置、硬件和/或元件被设计为当该装置、硬件和/或元件正在操作时执行特定的任务。

此外，在一个实施例中，短语“能够/用于”和/或“操作用于”指代以实现以指定的方式来使用一些装置、逻辑、硬件和/或元件的方式来设计的装置、逻辑、硬件和/或元件。通过以上注意到，在一个实施例中，对用于、能够或操作用于的使用指代装置、逻辑、硬件和/或元件的潜在的状态，其中该装置、逻辑、硬件和/或元件没有正在进行操作但是以实现以指定的方式使用装置的方式来设计。

如本文所使用的，值包括数量、状态、逻辑状态或二进制逻辑状态的任何已知表示。通常，逻辑电平、逻辑值或多个逻辑值的使用也被称为简单地表示二进制逻辑状态的1和0。例如，1指代高逻辑电平，并且0指代低逻辑电平。在一个实施例中，诸如晶体管或闪存单元之类的存储单元能够保存单个逻辑值或多个逻辑值。然而，已经使用了计算机系统中的值的其它表示。例如，十进制数10也可以被表示为二进制值1010以及十六进制字母A。因此，值包括能够保存在计算机系统中的信息的任何表示。

此外，状态可以由值或值的各部分来表示。举例而言，诸如逻辑1之类的第一值可以表示缺省或初始状态，而诸如逻辑0之类的第二值可以表示非缺省状态。此外，在一个实施例中，术语“重置”和“设置”分别指代缺省的和经更新的值或状态。例如，缺省值潜在地包括高逻辑值，即重置，而经更新的值潜在地包括低逻辑值，即设置。注意到，值的任何组合可以被用来表示任意数量的状态。

可以经由可由处理元件执行的、存储在机器可访问的、机器可读的、计算机可访问的或计算机可读介质上的指令或代码来实施上文阐述的方法、硬件、软件、固件或代码的实施例。非暂态的机器可访问的/可读介质包括以由诸如计算机或电子系统之类的机器可读的形式提供(即，存储和/或传输)信息的任何机制。例如，非暂态的机器可访问介质包括诸如静态RAM(SRAM)或动态RAM(DRAM)之类的随机存取存储器(RAM)；ROM；磁或光存储介质；闪存设备；电存储设备；光存储设备；声学存储设备；其它形式的存储设备，用于保存从瞬态的(传播的)信号(例如，载波、红外信号、数字信号)接收的信息；等等，这些不同于可以从中接收信息的非暂态介质。

可以在诸如DRAM、缓存、闪存或其它存储装置之类的系统中的存储器内存储用于对逻辑进行编程来执行本技术的实施例的指令。此外，可以经由网络或借助于其它计算机可读介质来分发指令。因此，机器可读介质可以包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机制，但不限于软盘、光盘、压缩光盘、只读存储器(CD-ROM)和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程序只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、磁卡或光卡、闪存或在经由电的、光的、声学的或其它形式的传播信号(例如，载波、红外信号、数字信号等等)来通过互联网传输信息中使用的有形的机器可读的存储装置。因此，计算机可读介质包括适合于以由机器(例如，计算机)可读的形式存储或传输电子指令或信息的任何类型的有形机器可读介质。

遍及本说明书，对“一个实施例”或“实施例”的引用意指结合实施例描述的特定的特征、结构或特性被包括在本技术的至少一个实施例中。因此，遍及本说明书在不同地方出现的短语“在一个实施例中”或“在实施例中”不必要地全都指代相同的实施例。此外，可以在一个或多个实施例中以任何适当的方式组合特定的特征、结构或特性。

在前述说明书中，已经参照特定的示例性实施例给出了具体实施方式。然而，将明显的是，在不脱离如所附权利要求中阐述的本技术的较宽的精神和范围的情况下，可以对其进行各种修改和改变。因此，说明书和附图被认为是说明意义的，而不是限制意义的。此外，实施例和其它示例性语言的前述使用并非必须指代相同的实施例或相同的示例，而是可以指代不同的和有区别的实施例以及潜在地指代相同的实施例。

此外，前面描述使用独热异或编码方案来使转换最小化。然而，可以使用其它方法(例如双热异或或压缩和编码技术的组合)来给出低速数据传输对高速数据传输的不同比率。

Claims

1.一种用于转换最小化低速数据传输的方法，包括：

确定在数据总线上发送的数据集的数据速率；

响应于低数据速率，对独热值进行编码；

将所述数据总线的先前状态与经编码的独热值执行异或运算；以及

将所述异或运算的结果值驱动到所述数据总线上。

2.根据权利要求1所述的方法，其中，没有时钟信号与经编码的数据一起发送。

3.根据权利要求1所述的方法，其中，在高速数据总线上发送所述数据集使用与在所述高速数据总线上以全数据速率发送相同数据相比更少的能量。

4.根据权利要求1所述的方法，其中，所述低速数据传输是基于所述数据速率来自动地选择的。

5.根据权利要求1所述的方法，其中，所述转换最小化低速数据传输是与片上接口一起使用的。

6.根据权利要求1所述的方法，其中，所述数据总线是任意宽度的高速数据总线。

7.根据权利要求1所述的方法，其中，数据有效信号用于在数据传输的全数据速率模式与低数据速率模式之间进行区分。

8.一种用于转换最小化低速数据传输的方法，包括：

捕获数据总线的状态；

将所述数据总线的所述状态与所述数据总线的当前状态执行异或运算；以及

将来自所述异或运算的独热值解码成数据比特。

9.根据权利要求8所述的方法，其中，没有时钟信号在所述数据总线上被接收到。

10.根据权利要求8所述的方法，其中，在高速数据总线上接收数据使用与在所述高速数据总线上的全数据速率相比更少的能量。

11.根据权利要求8所述的方法，其中，所述低速数据传输是自动地基于在从捕获所述数据总线的所述状态起经过一段时间之后总线状态中的改变的。

12.根据权利要求8所述的方法，其中，所述转换最小化低速数据传输与片上接口一起使用。

13.根据权利要求8所述的方法，其中，经解码的数据被放入先入先出缓冲区中。

14.根据权利要求8所述的方法，其中，数据有效信号用于在全数据速率模式与低数据速率模式之间进行区分。

15.一种用于转换最小化低速数据传输的系统，包括：

发射机；以及

高速数据总线，其中，所述发射机将数据编码成独热值并将所述独热值与所述高速数据总线的状态进行异或，并且用于传输的后续数据是通过所述高速数据总线上的改变被检测到的，而无需使用时钟信号。

16.根据权利要求15所述的系统，其中，独热值指示其中具有单个高比特且所有其它比特为低的一组比特。

17.根据权利要求15所述的系统，其中，异或运算是不归零线路码。

18.根据权利要求15所述的系统，其中，低数据速率传输避免需要所述时钟信号在所述低数据速率传输期间进行翻转。

19.根据权利要求15所述的系统，其中，数据有效信号用于在全数据速率模式与低数据速率模式之间进行区分。

20.根据权利要求15所述的系统，其中，所述高速数据总线具有任意宽度。

21.根据权利要求15所述的系统，其中，所述转换最小化低速数据传输与片上接口一起使用。

22.根据权利要求15所述的系统，其中，相同的数据总线用于传输最小化低速数据传输和全速数据传输两者。

23.根据权利要求15所述的系统，其中，全速数据总线的子集用于传输最小化低速数据传输。

24.根据权利要求15所述的系统，其中，将修改的编码方案用于总线数据传输导致较低的峰值总线充电能量。