CN209265223U - 一种支持二次开发的串/并转化的接口处理板卡 - Google Patents

Abstract

本实用新型提供了一种支持二次开发的串/并转化的接口处理板卡，LVDS收/发器与FPGA的I/O管脚连接，Flash存贮芯片的串行数据管脚、时钟管脚、片选管脚分别与FPGA芯片管脚连接，时钟及时钟驱动芯片，时钟输出管脚与时钟驱动芯片输入管脚连接，时钟驱动芯片输出与FPGA时钟芯片连接，电源转换芯片输入电压端与功能模块的直流电源相连，接口电平转换芯片的LVTTL信号管脚与FPGA的I/O连接，TTL信号管脚与连接器连接，监测复位芯片的检测管脚分别和电源转换芯片的输出电压管脚连接。本实用新型简化级联关系，易于理解和工程实现，能够实现用户不同的异步串行传输协议，可以广泛应用于各类数据链端机。

Description

一种支持二次开发的串/并转化的接口处理板卡

技术领域

本发明涉及通信与网络领域中的指挥控制数据链设备集成技术。

背景技术

自定义并行总线是数据链设备集成中处理单元级联的基本技术，在数据链设备中广泛应用。自定义并行总线优点在于信号线定义单一明确，信息传输时序简单，工程实现简易。但同时这种设计也存在较多的缺点，一是各单元间级联信号繁多，布局布线复杂不易小型化；二是级联信号线功能固定单一，不易扩展，硬件单元不易通用化；三是单端离散信号线，抗干扰能力较低，传输速率不高；四是不支持二次开发，设备软件管理与功能检测能力低下。这些不足限制了数据链装备的模块化、小型化、通用化的发展趋势，降低了数据链设备的实装和使用性。

串行通信一般可分为异步模式和同步模式，异步串行总线的数据发送端和接收端的参考时钟非同一时钟源，发送端和接收端由各自的时钟来控制数据的发送和接收，时钟源彼此独立、互不同步。异步串行通信不需要同步时钟信号，利于简化级联关系，同时也降低了时钟信号传输畸变引起传输误码。异步串行总线应用于数据链设备各功能单元之间的级联，可以大幅度降低单元模块间的信号线数量，简化级联关系，降低布局布线复杂程度；级联信号线从单一固定型变为通用型信息传输信号线，是提升功能单元通用化的硬件基础；异步差分串行总线的高效共模干扰抑制特性，是提高单元间的信息交换速率的保障；支持异步串行传输协议，是数据链设备功能扩展的前提，利于软件管理、升级维护，利于设备对各功能单元的工作状态检测，提高设备的实时性控制能力和单元模块的BIT自检能力。

随着数据链设备应用平台的小型化、多样化发展，数据链设备的传统设计理念已经不适应要求，必须向着小型化、通用化、标准化、模块化的方向发展。同时，系统的健康运行对数据链装备内部功能模块的管理、控制和诊断能力也提出了较高的要求，必须提高设备主机单元对各功能模块单元的软件控制能力、软件维护管理能力。因此，在数据链功能单元中嵌入异步串行接口模块能够满足发展需要和实际使用要求，能够获得较大的效益。

发明内容

为了克服现有技术的不足，本发明提供一种支持二次开发的串/并转化的接口处理板卡，实现数据链设备处理单元之间异步串行通信，支持二次开发，开发软件完备易操作，维护成本低，利于产品工程化和系列化。

本发明解决其技术问题所采用的技术方案是：一种支持二次开发的串/并转化的接口处理板卡，包括现场可编程阵列FPGA、LVDS收/发器、Flash存贮芯片、时钟驱动芯片、电源转换芯片、接口电平转换芯片和监测复位芯片。

所述的LVDS收/发器的单端管脚与FPGA的I/O管脚连接，用于串行数据接入/输出FPGA，LVDS收/发器的差分端管脚用于接通功能模块的差分输出/输入；所述Flash存贮芯片的串行数据管脚、时钟管脚、片选管脚分别与FPGA芯片相应的管脚连接，用于存储和加载用户二次开发协议；所述的时钟及时钟驱动芯片，时钟输出管脚与时钟驱动芯片输入管脚连接，时钟驱动芯片输出与FPGA时钟芯片连接，用于FPGA时钟源接入；所述的电源转换芯片，输入电压端与功能模块的直流电源相连，变换电压后输出DC1.2V、DC2.5V、DC3.3V的电压与FPGA芯片、LVDS收/发器、时钟及时钟驱动芯片、Flash存贮芯片、接口电平转换芯片、监测复位芯片的相应的管脚连接；所述的接口电平转换芯片的LVTTL信号管脚与FPGA的I/O连接，TTL信号管脚与连接器连接，用于FPGA芯片到接口的信号电平转换；所述的监测复位芯片的检测管脚分别和电源转换芯片的输出电压管脚连接，用于监测电源供电情况。

所述的FPGA支持用户二次开发实现不同格式的传输协议和编码算法。

本发明的有益效果是：

1、本发明提供了一种易于实现的串/并接口处理板卡，嵌入功能单元可突破传统的数据链设备功能单元间的级联形态，简化级联关系，为数据链设备小型化提供了硬件基础。

2、本发明的核心处理芯片为FPGA，可支持多种硬件语言编码开发，易于理解和工程实现，能够实现用户不同的异步串行传输协议，提高传输的灵活性；支持用户二次开发，可实现设备对各功能单元的工作状态检测和实时控制，利于软件管理、升级维护。

3、本发明中的所有分立器件均为表面贴装设计，提升了功能单元在恶劣环境中的散热性能和可靠性，可以广泛应用于各类数据链端机。

附图说明

图1是本发明的硬件电路框图。

图中，1为FPGA芯片，2为Flash存贮芯片，3为LVDS收/发器，4为时钟驱动芯片，5为电源转换芯片，6为接口电平转换芯片，7为监测复位芯片，8为40Mhz晶振，9为单元内部接插件，10为单元对外接插件，11为FPGA开发接口(JTAG)。

具体实施方式

下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。

本发明通过给数据链设备功能模块中嵌入基于FPGA架构的接口处理模块硬件电路，实现各处理单元与主机单元之间的高速信息传输，简化数据链设备内部单元级联关系，实现数据链设备功能模块接口通用化设计，提升数据链设备产品系列化的能力。

本发明提供的可支持串行传输协议的串/并转化的接口处理板卡，包括现场可编程阵列(FPGA)、LVDS(Low Voltage Differential Signaling)收/发器、Flash存贮芯片、时钟驱动芯片、电源转换芯片、接口电平转换芯片、监测复位芯片等。所述的FPGA是本方案的核心器件，通过普通的I/O管脚和LVDS接口芯片、接口电平转换芯片、复位芯片等连接。支持用户二次开发实现不同格式的传输协议、编码算法等；所述的LVDS收/发器的单端管脚与FPGA普通I/O管脚连接，用于串行数据接入/输出FPGA，LVDS收/发器的差分端管脚与连接器连接，用于接通功能模块的差分输出/输入；所述的Flash存贮芯片的串行数据管脚、时钟管脚、片选管脚分别与FPGA芯片相应的管脚连接，用于存储和加载用户二次开发协议；所述的时钟及时钟驱动芯片，时钟输出管脚与时钟驱动芯片输入管脚连接，时钟驱动芯片输出与FPGA时钟芯片连接，用于FPGA时钟源接入；所述的电源转换芯片，输入电压端与功能模块的直流电源相连，变换电压后输出DC1.2V、DC2.5V、DC3.3V的电压与FPGA芯片、LVDS收/发器、时钟及时钟驱动芯片、Flash存贮芯片、接口电平转换芯片、监测复位芯片的相应的管脚连接；所述的接口电平转换芯片的LVTTL信号管脚与FPGA普通I/O连接，TTL信号管脚与连接器连接，用于FPGA芯片到接口的信号电平转换；所述的监测复位芯片的检测管脚分别和电源转换芯片的输出电压管脚连接，用于监测电源供电情况。所述的FPGA型号为EP3C25F256I7N、LVDS收/发器型号为DS90LV049TMT、Flash存贮芯片型号为EPCS64SI16N、时钟驱动芯片型号为ICS553MI、电源转换芯片型号为LTM4615IV、接口电平转换芯片信号为SN74ALVC164245DGG、监测复位芯片型号为LTC2903IS6-A1。

如图1所示，本发明的实施例以器件1为硬件连接核心，分别和多个芯片连接实现整个板卡功能。(1)1通过专用的串行数据、时钟、片选管脚分别与2连接，实现1的用户协议存储、加载，同时将1的加载模式配置为主动模式(AS：010)，当用户二次开发后，将传输协议的程序烧写至2中，每次上电后，1会主动从2中读取可执行文件，开始正常的运行；(2)1通过普通的IO管脚与3的单端信号管脚连接，实现1发送和接收来自外部接插件的串行数据，用于和其它功单元的数据传输；(3)为了提升时钟输入的可靠性，1通过四路专用时钟管脚分别和4的时钟输出管脚连接，作为1的本地时钟源，用于用户开发参考时钟；(4)1的核电压管脚和5的1.2V输出管脚连接，锁相环电压管脚和5的2.5V输出管脚连接，普通IO管脚电压和5的3.3V输出管脚连接，用于1的供电需要。(5)1通过普通的IO管脚与6的相应电平(LVTTL)管脚连接，实现单元内部的信号电平标准转换，用于内部并行信号输入及输出1中。(6)1的普通IO管脚和7的复位管脚连接，实现对7的复位信号的检测，用于监测板内的电压输出状态等的检测。(7)8的40Mhz的时钟输出管脚和4的输入管脚连接，实现单通道时钟源到4通道时钟源的变换，同时增加时钟源的驱动能力，提升可靠性。(8)9是单元内部的接插件，连接至6的TTL信号端，实现单元内部信号和板卡信号连接；(9)10是单元外部接插件，连接至3的LVDS差分对信号,单元之间的串行通信连接。(10)11是1的在线开发接口，通过标准(JTAG)接线关系与1连接，实现用户二次在线开发和固化程序。(11)板内的2、3、4、6、7、8的电源管脚分别和5的3.3V输出管脚连接，实现相应器件的供电。

本发明突破传统的数据链设备功能单元间的级联形态，提供了一种支持二次开发的可实现多种传输协议的串/并转换接口处理板卡，将其嵌入功能单元中，可简化级联关系，为数据链设备小型化提供了硬件基础；本发明的核心处理芯片为FPGA，支持用户二次开发，能够实现用户不同的异步串行传输协议，提高传输的灵活性，通过不同的协议可以轻松实现控制功能及检测功能的扩展，利于软件管理、升级维护；所有分立器件均为表面贴装设计，提升了功能单元在恶劣环境中的散热性能和可靠性，可以广泛应用于各类数据链端机。本发明符合数据链设备的发展趋势，维护成本低廉，具有实质性特点和进步，经济效益和社会效益显著。上面结合附图对本发明的实施例作了详细说明，但本发明并不限于上述实施例，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。

Claims (2)

1.一种支持二次开发的串/并转化的接口处理板卡，包括现场可编程阵列FPGA、LVDS收/发器、Flash存贮芯片、时钟驱动芯片、电源转换芯片、接口电平转换芯片和监测复位芯片，其特征在于：

所述的LVDS收/发器的单端管脚与FPGA的I/O管脚连接，用于串行数据接入/输出FPGA，LVDS收/发器的差分端管脚用于接通功能模块的差分输出/输入；所述Flash存贮芯片的串行数据管脚、时钟管脚、片选管脚分别与FPGA芯片相应的管脚连接，用于存储和加载用户二次开发协议；所述的时钟及时钟驱动芯片，时钟输出管脚与时钟驱动芯片输入管脚连接，时钟驱动芯片输出与FPGA时钟芯片连接，用于FPGA时钟源接入；所述的电源转换芯片，输入电压端与功能模块的直流电源相连，变换电压后输出DC1.2V、DC2.5V、DC3.3V的电压与FPGA芯片、LVDS收/发器、时钟及时钟驱动芯片、Flash存贮芯片、接口电平转换芯片、监测复位芯片的相应的管脚连接；所述的接口电平转换芯片的LVTTL信号管脚与FPGA的I/O连接，TTL信号管脚与连接器连接，用于FPGA芯片到接口的信号电平转换；所述的监测复位芯片的检测管脚分别和电源转换芯片的输出电压管脚连接，用于监测电源供电情况。

2.根据权利要求1所述的一种支持二次开发的串/并转化的接口处理板卡，其特征在于：

所述的FPGA支持用户二次开发实现不同格式的传输协议和编码算法。