CN202189316U - 超低功耗接口 - Google Patents

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Abstract

本实用新型提供一种超低功耗接口，包括存储器及存储控制器，所述存储器上设有译码器，所述存储控制器上设有解码器；译码器的输出端通过数据传输线连接解码器对应的输入端。在实用新型提出一种截然不同、可最小化功耗的信号方案；采用该方案，产生更低的吞吐量和使用额外的封装引脚，可降低信号传输的功耗。

Description

超低功耗接口
【技术领域】
本实用新型涉及通讯或计算机技术领域，特别涉及一种低功耗接口，其适合具有较低或中等数据传输要求的移动式电池供电系统，如手机，平板电脑，IPad及其他手持通讯和计算装置。
【背景技术】
如今，每种通讯或计算系统均包含多种相互交换数据并执行指令的电子子部件。以手机中的移动存储器芯片的应用为例，芯片通过典型的16位宽数据总线与中央微控制器通信。共享指令和时钟同步信号。移动设备采用多种方法以最小化芯片功耗。功耗非常低，实际上，当大量被驱动的外部信号有很大的容性负载时，大部分功耗消耗在这些外部数据信号上。
现今，移动应用中没有采取特殊方法，通过外部信号极大降低功耗。以图1为例，标准移动存储器芯片被用作手机等移动应用设备的子部件。这种子部件可以是1G DDR-2存储器n 16，即16位宽数据接口。为了降低功耗，可以对这类芯片进行优化。然而，在系统微控制器和存储器芯片间传送数据时，数据传送一般是随机数据。16条数据传输线中平均8条上的随机数据传送将随着每个系统时钟跃迁跳转到新的状态。另外需要2个数据时钟(传送数据每8位对应一个)，总共10条传输线将会随每次时钟跃迁而跳转，产生发送和传输这些数据信号需要消耗的大部分功率。
既有技术试图通过新的接口来降低功耗，这种接口的运行电压和信号摆幅更低(见SDR，DDR，DDR-2和DDR-3存储器接口的JEDEC规格)。但是，与此同时，传输外部信号消耗了低功耗半导体元件的大多运行功耗。
【实用新型内容】
本实用新型提出了一种超低功耗接口，可以最小化每位信号传输的功耗。
为了实现上述目的，本实用新型采用如下技术方案：
一种超低功耗接口，包括存储器及存储控制器，所述存储器上设有译码器，所述存储控制器上设有解码器；译码器的输出端通过数据传输线连接解码器对应的输入端。
所述译码器为n-2n译码器，所述解码器为2n-n解码器；n为大于等于1的正整数。
所述超低功耗接口还包括一端连接存储器，另一端连接存储控制器的附加连接线和参考电压线。
数据传输线上设有电容。
n＝1、2、3、4、5、6、7或8，或更大的整数。
与现有技术相比，本实用新型具有以下优点：本实用新型通过在存储器设置译码器，将存储器中要传输的数据进行译码，一个时钟周期中只有一条数据传输线上有信号变化；存储控制器上的解码器接收到该信号变化并对其进行解码；由于一个时钟周期仅有一个信号将传输，接收方足以检测到任何到达的传输信号，这是十分有效的；如果进行传输，且只传输一个信号，显然，数据信号一定是有效且可锁存的，无需数据选通。在实用新型提出一种截然不同、可最小化功耗的信号方案；采用该方案，产生更低的吞吐量和使用额外的封装引脚，可降低信号传输的功耗，对于通常的移动应用设备，这种限制是可以接受的。
【附图说明】
图1为标准移动存储器的接口示意图；
图2为本实用新型超低功耗接口的示意图；
图3为本实用新型超低功耗接口优选实施例的示意图；
图4为本实用新型进行进一步修改以降低静态功耗的超低功耗接口示意图；引进电容器以避免静态信号通过接收器，降低静态功耗。在微控制器中只能检测到经过电容器传输的动态信号。
【具体实施方式】
下面结合附图对本实用新型做进一步详细描述。
请参阅图1所示，当今移动消费品中通常采用16位宽数据总线的标准DDR-2存储器。另外需要2个数据选通用于数据同步锁存。这对随机数据传输意味着，随着每次时钟信号的传输，平均10个信号将传输。也意味着平均每位传输的功耗是10个信号变化/16位＝0.625每位信号传输。
为了最大程度节省功耗，本实用新型在每个时钟周期仅有一次信号传输。另外，本实用新型结合数据时钟自由同步综合方案。由于仅有一个信号将传输，接收方足以检测到任何到达的传输信号，这是十分有效的。如果进行传输，且只传输一个信号，显然，数据信号一定是有效且可锁存的，无需数据选通。须另外提供一条信号传输线，以防两次发送相同的数据，导致没有信号传输。此附加的信号传输线上的传输将表明这一结果。
图2显示了此数据传输方案的原理。在这种情况下，本实用新型通过8条数据传输线传送3位数据。此时，本实用新型相当于1/8编码。仅将1条信号发送传输线改用于传送数据0到7。如果连续传送相同数据(不更改数据)，附加连线上的信号将传输。接收微控制器MC将通过与参考电压Vref比较检测信号传输。当信号超过参考值时，信号传输就会被检测到。
图2中，随着每次信号的变化将有3位数据被传送，因此，功率效率现在是1个信号变化/3位＝0.333每位信号传输。请注意，不再需要数据选通信号。采用此方案的功耗是采用通用方案时的一半！
请参阅图3所示，为本实用新型优选的超低功耗接口的结构详图，该超低功耗接口包括一个具有3-8译码器的存储器和一个具有8-3解码器的存储控制器MC；3-8译码器的8个输出端对应连接8-3解码器的8个输入端；存储器和存储控制器MC之间连接有附加连线和参考电压线。
具体工作过程如下：当存储器中的3bit内容要被传送(例如101)，它在存储器中要被译码成八位二进制数(00100000)，然后，这八位二进制数在一个时钟周期内传送给存储控制器MC，这样就实现了一次信号传输可传输3bit数据。存储控制器MC接收到由存储器发送来的八位二进制数据后，在其内部有8-3解码器解码后，传送给存储控制器MC内部处理。
对于更宽的接口，功耗降低的效果更显著。每个时钟传输4位数据，需要16位宽信号总线(2的4次方)，如果那样，信号发送效率为1个信号变化/4位＝0.25每位信号传输；每个时钟传输8位数据，需要256位宽信号总线(2的8次方)，如果那样，信号发送效率为1个信号变化/8位＝0.125每位信号传输；每个时钟传输16位数据，需要64K位宽信号总线(2的16次方)，如果那样，信号发送效率为1个信号变化/16位＝0.0625每位信号传输，比现今的DDR-2接口的效率高10倍！即，依据本实用新型的思想，每一时钟周期仅有一个信号传输，那么每个时钟周期传输n位数据，就需要2n(n为大于等于1的正整数)位宽信号总线；需要对应在存储器中设置n-2n译码器对n位数据进行译码，在存储控制器MC中设置2n-n解码器，对接收到n-2n译码器传送的数据进行解码。
请参与图4所示，本实施例在存储器的译码器输出端与存储控制器MC的解码器的输入端之间的连线上设置一电容，通过电容器中断数据信号传输静态信号，以避免静态功耗损失。
在此实用新型公开书中，我们提出一种截然不同、可最小化功耗的信号方案。采用建议方案，产生更低的吞吐量和额外的封装引脚，可降低信号传输的功耗，对于通常的移动应用设备，这种限制是可以接受的。

Claims (5)

1.一种超低功耗接口，其特征在于，包括存储器及存储控制器，所述存储器上设有译码器，所述存储控制器上设有解码器；译码器的输出端通过数据传输线连接解码器对应的输入端。
2.如权利要求1所述的一种超低功耗接口，其特征在于，所述译码器为n-2n译码器，所述解码器为2n-n解码器；n为大于等于1的正整数。
3.如权利要求1或2所述的一种超低功耗接口，其特征在于，所述超低功耗接口还包括一端连接存储器，另一端连接存储控制器的附加连接线和参考电压线。
4.如权利要求1或2所述的一种超低功耗接口，其特征在于，数据传输线上设有电容。
5.如权利要求2所述的一种超低功耗接口，其特征在于，n＝1、2、3、4、5、6、7或8。
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