CN109936434A - 非对称全双工usb ss链路的机制 - Google Patents

非对称全双工usb ss链路的机制 Download PDF

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CN109936434A CN201811373950.3A CN201811373950A CN109936434A CN 109936434 A CN109936434 A CN 109936434A CN 201811373950 A CN201811373950 A CN 201811373950A CN 109936434 A CN109936434 A CN 109936434A
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    • G06F2213/0042—Universal serial bus [USB]

Abstract

一种包括收发器的设备，用于支持跨连接介质的非对称全双工通信。该收发器包括：传输电路，用于通过连接介质接收传输输入并且经由超高速数据驱动器和低频周期信号(LFPS)发送器发送传输输入；以及接收器电路，其耦合到传输电路，接收器电路用于通过低通滤波器将来自连接介质的接收到的信号滤波到LFPS接收器。

Description

非对称全双工USB SS链路的机制
技术领域
本发明的实施例涉及通用串行总线(USB)操作的领域；并且更具体地，涉及USB操作的配置，以通过单个通信介质提供非对称全双工通信。
背景技术
通用串行总线(USB)标准是定义用于电子设备之间的连接、通信和电力供应的电缆、连接和通信协议的标准。USB标准已经随着时间演进为利用各种连接器类型并且支持不同的特征。这些USB标准中的USB类型-C(本文中称为USB-C)标准定义了用于USB设备的可反转插头连接器。类型-C插头连接到充当主机和连接设备两者的电子设备。
将电子设备连接到主机设备(例如，具有主板、中央处理单元(CPU)和类似部件的计算系统)包括使电路检测电子设备的连接。在设备经由USB-C连接器端口被连接的情况下，存在检测电缆和电子设备到连接器端口的连接的电路。这使得管理USB通信协议的软件和电路能够发起针对连接的设备的通信和功率控制。
主要用于数据传送和低功率设备的USB端口已经演进为添加高达100瓦的能力。USB已经增强为使用类型称为USB-C型端口的USB端口来支持不同的协议和高速数据。USB和USB端口的这些新的能力是通过更新的规范定义的，包括2017年7月14日的USB类型-CTM电缆和连接器规范修订版1.3，2017年1月12日的USB电力输送(PD)规范修订3.0版本1.1，以及2017年9月22日发布的USB 3.2规范。然而，这些对USB的升级不会改变USB连接的基本点对点性质，由此每个设备与连接到其的设备以一对一的关系操作。USB 3.2规范定义了具有10Gbps数据传送速率的“超高速”模式，而先前的USB 3.0规范定义了具有5Gbps数据传送速率的“超高速”模式。
附图说明
通过参考用于说明本发明的实施例的以下说明书和附图，可以最好地理解本发明。在附图中：
图1是双单工USB链路拓扑的一个示例的图。
图2是通过双单工链路拓扑进行连接和通信的USB收发器的示例的图。
图3是用于非对称通信的单个线对上的全双工链路的链路拓扑的图。
图4是实施例的超高速信令与低速信令之间的频域分离的图示。
图5A是用于超高速发送和低速接收的非对称收发器的图。
图5B是用于超高速接收和低速发送的非对称收发器的图。
图6是通电时的示例链路初始化流程的流程图。
图7示出了串行总线插座的透视图。
图8示出了串行总线的引脚的示意图。
图9示出了串行总线插头的透视图。
图10示出了串行总线插头的引脚的示意图。
图11示出了根据公开内容的实施例的包括快速外围部件互连(PCIe)兼容架构的计算系统。
图12示出了根据公开内容的实施例的包括分层栈的PCIe兼容互连架构。
图13示出了根据公开内容的实施例的要在互连架构内生成或接收的PCIe兼容请求或分组。
图14示出了根据公开内容的实施例的用于PCIe兼容互连架构的发送器和接收器对。
图15示出了根据公开内容的实施例的片上计算系统。
图16示出了计算系统的框图的实施例。
图17示出了计算系统的框图的另一实施例。
图18示出了计算系统的框图的另一实施例。
具体实施方式
下面的说明书描述了用于全双工的非对称通信过程和系统的方法和装置。该系统和过程支持用于数据通信的通用串行总线(USB)和USB超高速模式，这包括支持先前的USB技术。实施例提供了非对称通信设计，用于在其中连接的设备具有非对称通信模式的系统中的最佳使用。例如，实施例提供了用于视频设备与计算设备之间的通信的改进操作，其中视频设备要求高速数据传送速率来将视频发送到计算设备，并且计算设备仅发送有限数据来控制视频设备。连接这些设备的电缆在实施例中可以减少为单个线，而同时通过利用不同频率范围进行通过线的通信，提供通过单个线的全双工。
在下面的说明书中，阐述了诸如逻辑实现、操作码、指定操作数的单元、资源分区/共享/复制实现、系统部件的类型和相互关系以及逻辑分区/集成选择之类的许多具体细节，以便提供对本发明的更透彻的理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本发明。在其他实例中，没有详细示出控制结构、门级电路和完整软件指令序列，以免模糊本发明。利用所包括的说明书，本领域普通技术人员将能够实现适当的功能而无需过度的实验。
说明书中对“一个实施例”、“实施例”、“示例实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不一定包括该特定特征、结构或特性。此外，这些短语不一定指代同一实施例。此外，当结合实施例描述特定特征、结构或特性时，认为结合无论是否明确描述的其他实施例来实现这样的特征、结构或特性在本领域技术人员的知识范围内。
括号内的文本和具有虚线边界(例如，大虚线、小虚线、点划线和点)的框可以在本文中用于示出向本发明的实施例添加附加特征的可选操作。然而，这种符号不应被理解为这些可选操作是唯一的选项或可选操作，和/或具有实线边界的框在本发明的特定实施例中不是可选的。
在下面的说明书和权利要求书中，可以使用术语“耦合”和“连接”及其派生词。应该理解，这些术语并非旨在作为彼此的同义词。“耦合”用于指示可以或可以不是彼此直接物理或电接触的两个或更多个元件彼此协作或交互。“连接”用于指示彼此耦合的两个或更多个元件之间的通信的建立。
实施例提供了用于利用USB技术进行专门的非对称通信的机制和过程。例如，实施例提供了使得能够使用USB技术下的定制相机链路进行中等距离或长距离互连的系统和方法。实施例解决了USB技术在个人计算机、物联网(IOT)以及汽车工业之间的实用性中的缺乏用于非对称通信使用的本地解决方案的空白。
在没有实施例的情况下，这些使用情形要求附加的材料和成本，因为现有选项不能最大化USB技术在非对称通信情况下的使用。例如，实施例针对USB到相机桥、或以太网到相机桥、或专有相机串行接口(CSI)串行化器/解串器提供了更好的选项。使用现有技术的USB或以太网到相机桥比实施例更复杂、更耗电且更昂贵。这是由于这些接口不是针对非对称通信应用(例如，音频和视频应用)定制的。虽然现有技术针对通过距离携带音频和视频提供了足够的带宽，但其在利用冗余、耗电且昂贵的部件时也是如此。实施例克服了现有技术的这些限制，并且基于USB超高速(SS)(例如，USB 3.2规范定义的USB超高速)和低频周期信号(LFPS)信令提供了在单对线上的非对称全双工操作。实施例提供了减少通信介质要求的线的数量并且减少连接器中所需引脚的数量的系统和装置。另外，实施例保持与现有USBSS物理(PHY)实现方式兼容。实施例还提供了针对PC、IOT和汽车工业可扩展的系统和机制。
图1是双单工USB链路拓扑的一个示例的图。该链路拓扑与由USB 3.2规范定义的链路拓扑一致。在该链路拓扑中，如所示出的，存在用于形成全双工链路操作的两个专用子链路。链路中的子链路中的每个子链路作为单工链路操作。在所示出的示例中，主机系统101经由电缆组件105连接到设备系统103。主机系统101可以是支持USB主机121部件的任何种类的计算设备，该USB主机121部件是用于与电缆组件105连接并且通过电缆组件105进行通信的收发器。类似地，设备系统103可以是支持USB设备123部件的任何类型的设备，该USB设备123部件是用于与电缆组件105连接并且通过电缆组件105进行通信的收发器。主机部件121和设备部件123与电缆组件105的两个子链路111、113连接。每个子链路111、113用于与子链路111的单工通信，子链路111用于从主机部件121到设备部件123的传输，而另一子链路113用于从设备部件123到主机部件121的传输。子链路中的每个子链路同时提供全数据传送速率(即，USB超高速模式)，从而主机部件121和设备部件123可以同时通过相应的子链路111、113进行发送和接收。
图2是通过双单工链路拓扑进行连接和通信的USB收发器的示例的图。USB收发器201连接到链路拓扑的两个子链路111、113。其中超高速发送器205和LFPS发送器连接到第一子链路111，并且LFPS接收器223和超高速接收器221连接到另一子链路。LFPS发送器207和LFPS接收器223各自连接到链路训练状态和状态机(LTSSM)213，其管理和监测子链路111、113的状态。LTSSM 213经由LFPS/基于LFPS的脉冲宽度调制(PWM)消息传递(LBPM)编码器211连接到LFPS发送器211。LTSSM213经由LFPS/LBPM解码器225连接到LFPS接收器223。LFPS/LBPM编码器211对用于通过子链路111的通信的信号进行编码。LFPS/LBPM解码器225对通过子链路113接收到的信号进行解码。环形振荡器209驱动LFPS/LBPM编码器211、LTSSM213和LFPS/LBPM解码器225。
并入串出(PISO)转换器203接收传入的传输数据信号，并且将串行化的数据输出到超高速发送器205。PISO将字节形式的输入数据转换为输出到超高速发送器205的串行比特流。超高速接收器221将比特流输出到时钟和数据恢复(CDR)电路217，然后CDR电路217将接收到的数据输出到串入并出(SIPO)291转换器。CDR 217和PISO通过由来自设备的参考时钟驱动的锁相环(PLL)互连。
超高速发送器205(SSTx)是SS驱动器，其将比特流转换为差分NRZ(非归零)波形，使得其可以通过信道(例如，印刷电路板(PCB)信道或电缆中的线)行进长距离，以到达其目的地。发送器电路还可以包括低速(LS)LFPS发送器(LFPS Tx)207，其能够通过与超高速发送器205相同的输出信道发送LFPS/LBPM。
环形振荡器(rosc)209生成LFPS。LFPS/LBPM编码器211从rosc 209取得LFPS，并且通过LTSSM 213进行的控制，对LBPM进行编码或者生成各种基于LFPS的信号模式(例如，轮询.LFPS、测通.LFPS(Ping.LFPS)或具有各种持续时间的LFPS)以用于链路操作。在一些实施例中，SSTx可配置为还能够发送LFPS。
接收器电路还由超高速功能块和低速功能块构成。超高速接收器(SSRx)221是信号重新调节器，其包括接收器功能，例如，用于消除来自信道的ISI(符号间干扰)的接收器均衡，用于补偿在行进通过信道之后的能量损失的增益控制功能以及类似功能。CDR 217包含输入数据采样器和时钟恢复单元，用于从数据流中恢复采样时钟，从而可以以正确定时正确地采样接收器数据以避免错误。CDR 217和SSRx 221接收器均衡两者都要求初始训练以实现优化的操作。在输入数据被恢复之后，输入数据将传递到SIPO 219中以将比特流转换回(多个)字节。
LFPS Rx 225是专用于LFPS检测的接收器。LFPS Rx 225包含低通滤波器(LPF)和静噪检测器。LPF具有足够低的BW以滤除任何超高速信号。静噪检测器能够确定接收到的输入信号是有效LFPS信号还是噪声。如果接收到的信号是有效LFPS，则将信号传递到LFPS/LBPM解码器225以解码LBPM消息，或重构轮询.LFPS、测通.LFPS或类似的LFPS信号。
除了发送器电路和接收器电路之外，还存在由发送器电路和接收器电路共享的PLL。PLL的功能是生成高质量的发送器时钟，以设置用于发送的信号的定时。PLL还用作嵌入式时钟架构中用于接收器时钟恢复的参考时钟。LTSSM 213用作控制器，以管理各种链路操作状态下的发送器功能和接收器功能。
图3是用于非对称通信的单个线对上的全双工链路的链路拓扑的图。在该实施例中，主机系统121和设备系统123通过电缆组件105连接。具有单个线对的该链路的拓扑依赖于USB超高速和LFPS信号在频域中彼此充分分离的事实，与上面图2所示的收发器相比，简化收发器是可能的，以在单对线上而不是如图1所示的USB电缆组件典型的两对线上提供非对称全双工链路操作。
图3的链路拓扑示出了主机部件121和设备部件123使其发送器和接收器两者连接到电缆组件105中的相同线对311。在该拓扑中，电缆组件105的复杂度由此在单个线对311而不是如图1所示的两个线对的情况下降低。另外，将主机系统101和设备系统103连接到电缆组件105的引脚的数量类似地减少到每个连接器处两个引脚。
图4是实施例的超高速信令与低速信令之间的频域分离的图示。LFPS信令显示在左侧，频率(fLFPS)为10-50MHz。SS信令显示在右侧，(fss)范围为2.5Ghz。因此，低通滤波器(LPF)可以用于分离LFPS信号，并且高通滤波器(HPF)可以用于分离超高速信号。
图5A和图5B是用于具有差分链路拓扑的全双工通信的非对称收发器的一个实施例的图。图5A是用于超高速发送和低速接收的非对称收发器的图。收发器501包括SS发送器SSTx(505)和LFPS接收器523。与图2中所示的对称USB SS收发器201相比，该收发器501具有降低的复杂度以及没有SSRx接收器和支持部件的部件。
USB收发器501连接到链路拓扑的单个线对311。其中超高速发送器505和LFPS发送器507连接到单个线对311，并且LFPS接收器523连接到相同的单个线对311。LFPS发送器507和LFPS接收器523各自连接到管理和监测单个线对311的状态的LTSSM 513。LTSSM 513经由LFPS/LBPM编码器511连接到LFPS发送器511。LTSSM 513经由LFPS/LBPM解码器525连接到LFPS接收器523。LFPS/LBPM编码器511对用于通过单个线对311的通信的信号进行编码。LFPS/LBPM解码器525对通过单个线对311接收到的信号进行解码。环形振荡器509驱动LFPS/LBPM编码器511的LFPS信号。
PISO转换器503接收传入的传输数据信号，并且将串行化的数据输出到超高速发送器505。PISO将字节形式的输入数据转换为要发送到超高速发送器505的串行比特流。PISO连接到由来自设备的参考时钟驱动的PLL。
超高速发送器505(SSTx)是SS驱动器，其将比特流转换为差分NRZ波形，使得其可以通过信道(例如，PCB信道或电缆中的线)行进长距离，以到达其目的地。发送器电路还可以包括LS LFPS发送器(LFPS Tx)507，其能够通过与超高速发送器505相同的输出信道发送LFPS/LBPM。
环形振荡器(rosc)509生成LFPS。LFPS/LBPM编码器511从rosc 509取得LFPS，并且通过LTSSM 513进行的控制，对LBPM进行编码或者生成各种基于LFPS的信号模式(例如，轮询.LFPS、测通.LFPS或具有各种持续时间的LFPS)以用于链路操作。在一些实施例中，SSTx可配置为还能够发送LFPS。
接收器电路由低速功能块构成而不支持超高速功能，期望是收发器501连接到的设备不会接收需要SS接收器的大量数据。LFPS Rx 525是专用于LFPS检测的接收器。LFPSRx 525包含LPF和静噪检测器。LPF具有足够低的BW以滤除共享的单个线对311上的任何超高速信号。静噪检测器能够确定接收到的输入信号是有效LFPS信号还是噪声。如果接收到的信号是有效LFPS，则将信号传递到LFPS/LBPM解码器525以解码LBPM消息，或重构轮询.LFPS、测通.LFPS或类似的LFPS信号。
除了发送器电路和接收器电路之外，还存在由发送器电路和接收器电路共享的PLL 515。PLL 515的功能是生成高质量的发送器时钟，以设置用于发送的信号的定时。LTSSM 513用作控制器，以管理各种链路操作状态下的发送器功能和接收器功能。
图5B是用于超高速接收和低速发送的非对称收发器的图。收发器551包括LFPS发送器507。与图2中所示的对称USB SS收发器201相比，该收发器551具有降低的复杂度以及没有SS Tx发送器和支持部件的部件。
USB收发器551连接到链路拓扑的单个线对311。LFPS发送器507连接到单个线对311，并且超高速接收器SSRx 521和LFPS接收器523连接到相同的单个线对311。LFPS发送器507和LFPS接收器523各自连接到管理和监测单个线对311的状态的LTSSM 513。LTSSM 513经由LFPS/LBPM编码器511连接到LFPS发送器511。LTSSM 513经由LFPS/LBPM解码器525连接到LFPS接收器523。LFPS/LBPM编码器511对用于通过单个线对311的通信的信号进行编码。LFPS/LBPM解码器525对通过单个线对311接收到的信号进行解码。环形振荡器509驱动LFPS/LBPM编码器511的LFPS信号。LFPS/LBPM编码器511从传输缓冲器553接收数据流。
环形振荡器(rosc)509生成LFPS。LFPS/LBPM编码器511从rosc 509取得LFPS，并且通过LTSSM 513的控制，对LBPM进行编码或者生成各种基于LFPS的信号模式(例如，轮询.LFPS、测通.LFPS或具有各种持续时间的LFPS)以用于链路操作。在一些实施例中，SSTx可配置为还能够发送LFPS。
接收器电路由超高速功能块和低速功能块构成。超高速接收器(SSRx)521是信号重新调节器，其包括接收器功能，例如，用于消除来自信道的ISI(符号间干扰)的接收器均衡，用于补偿在行进通过信道之后的能量损失的增益控制功能以及类似功能。CDR 517包含输入数据采样器和时钟恢复单元，用于从数据流中恢复采样时钟，从而可以以正确定时正确地采样接收器数据以避免错误。CDR 517和SSRx 521接收器均衡两者都要求初始训练来实现优化的操作。在输入数据被恢复之后，输入数据将传递到SIPO 519中以将比特流转换回(多个)字节。
LFPS Rx 525是专用于LFPS检测的接收器。LFPS Rx 525包含LPF和静噪检测器。LPF具有足够低的BW以滤除任何超高速信号。静噪检测器能够确定接收到的输入信号是有效LFPS信号还是噪声。如果接收到的信号是有效LFPS，则将信号传递到LFPS/LBPM解码器525以解码LBPM消息，或重构轮询.LFPS、测通.LFPS或类似的LFPS信号。
除了发送器电路和接收器电路之外，还存在由发送器电路和接收器电路共享的PLL。PLL的功能是生成高质量的发送器时钟，以将定时设置为嵌入式时钟架构中用于接收器时钟恢复的参考时钟。LTSSM 513用作控制器，以管理各种链路操作状态下的发送器功能和接收器功能。
在SS接收器521输入端处添加HPF 555以滤除可能干扰SS接收器521操作的任何LFPS信号。注意，由于LFPS与SS信号的大的分离，所以仅需要小的电容器来形成HPF 555以去除LFPS信号。即使剩余一些遗留LFPS信号，SS Rx'偏移消除电路也能够补偿这种低频漂移并且维持接收器操作的质量。
将参考其他附图的示例性实施例来描述流程图中的操作。然而，应该理解，流程图的操作可以由本发明的不同于参考其他附图讨论的那些实施例的实施例执行，并且参考这些其他附图讨论的本发明的实施例可以执行与参考流程图讨论的那些操作不同的操作。
图6是通电时的示例链路初始化流程的流程图。该流程过程可以在主机系统和设备系统中的每个处执行。在初始化期间，主机部件和设备部件通过连接介质(例如，电缆组件)发信号，从而链路经过若干阶段以准备链路用于非对称通信。关于每个阶段应注意到在主机系统操作和设备系统操作之间存在差异。
该过程响应于收发器电路的通电而开始，其中主机系统或设备系统使能LFPS收发器电路。主机系统等待从设备系统接收到测通.LFPS信号，并且设备通过链路拓扑的单个线对生成测通.LFPS信号(框601)。测通.LFPS信号的发送指示设备系统准备好进行链路操作。
响应于在链路上检测到来自设备系统的测通.LFPS而发起下一阶段。主机系统通过发送相反的测通.LFPS并且将链路状态转变为LBPM半双工操作来对接收到的测通.LFPS进行确认(框603)。主机系统发起设备系统控制并且使用LBPM来配置设备系统。
在完成设备配置后，该过程前进到下一阶段。配置将链路置于非对称全双工操作(框605)。主机系统和设备系统针对SSTx执行闭环链路训练以训练SSRx，其中LBPM用作训练的反馈信道。一旦训练完成，则主机系统和设备系统两者都进入USB规范的初始链路功率状态(U0)以开始非对称数据通信(框607)。
定义电子设备和机器可读介质
电子设备使用以下机器可读介质(也称为计算机可读介质)来(在内部和/或通过网络利用其他电子设备)存储和传输代码(其由软件指令组成并且有时被称为计算机程序代码或计算机程序)和/或数据：例如，机器可读存储介质(例如，磁盘、光盘、只读存储器(ROM)、闪速存储器设备、相变存储器)和机器可读传输介质(也称为载波)(例如，电、光、无线电、声学或其他形式的传播信号——例如，载波、红外信号)。因此，电子设备(例如，计算机)包括硬件和软件，例如，一组一个或多个处理器耦合到一种或多种机器可读存储介质以存储用于在该组处理器上执行的代码和/或存储数据。例如，电子设备可以包括包含代码的非易失性存储器，因为即使当电子设备关闭时(当失去电力时)，非易失性存储器也可以保持代码/数据，并且当电子设备开启时，将由电子设备的(多个)处理器执行的代码的该部分典型地从较慢的非易失性存储器复制到该电子设备的易失性存储器(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM))中。典型的电子设备还包括一组或一个或多个物理网络接口，用于与其他电子设备建立网络连接(以使用传播信号发送和/或接收代码和/或数据)。可以使用软件、固件和/或硬件的不同组合来实现本发明的实施例的一个或多个部分。
图7-10讨论了将一个设备连接到另一设备的插座和插头的实施例。下面的表I描绘了允许信号在多个设备之间流动的信道(例如，导体)的实施例。
表I：示例性通信信道
图7示出了根据公开内容的实施例的串行总线插座700的透视图。在特定实施例中，串行总线插座700可以是设备的(例如，安装到设备的电路板的)一部分(例如，在设备内)。
图8示出了根据公开内容的实施例的串行总线插座(例如，串行总线插座700)的引脚的示意图800。
图9示出了根据公开内容的实施例的串行总线插头900的透视图。在特定实施例中，串行总线插头可以连接(例如，物理地和电地)到串行总线插座(例如，串行总线插座900)。
图10示出了根据公开内容的实施例的串行总线插头(例如，串行总线插头900)的引脚的示意图1000。
在一个实施例中，插头可以以多个取向接纳于(例如，插入)插座中，例如，从一个取向翻转到另一取向，例如，并且保留其(例如，完整的)功能。这可以被称为“翻转能力”，例如，可在正面向上位置与上下颠倒位置之间翻转。在特定实施例中，串行总线插头可在正面向上位置与上下颠倒位置(相对于要插入其中的插座)之间翻转。在特定实施例中，图9的(例如，串行总线)插头900在图7的(例如，串行总线)插座700内滑动，例如，壳体901在外壳701(例如，围隔)内滑动。舌片902可以(例如，固定地)设置在串行总线插座的外壳701的孔内。所描绘的舌片902包括第一(例如，基本上平面的)侧面904和相对的第二(例如，基本上平面的)侧面905。在一个实施例中，第一侧面904(例如，基本上)平行于第二侧面905。第一侧面904和第二侧面905中的一个或两者可以包括在其上例如面向相对的方向的电触点(例如，引脚、垫片、弹簧等)。每个电触点的纵向轴线可以从外壳901的后部朝向外壳901的前部处的开口延伸，例如，沿着第一侧面904和/或第二侧面905。舌片902的前缘903可以(例如，基本上)垂直于第一侧面904和第二侧面905。舌片902的主体(例如，在其上不包括任何电触点)可以是非导电材料，例如，玻璃填充的尼龙。舌片902的前沿903可以不包括任何电触点以与插头的电(例如，信号和/或数据，例如但不是接地)触点配对。插座的后壁可以不包括任何电触点以与插头的电(例如，信号和/或数据，例如但不是接地)触点配对。第一侧面904可以在其上(例如，仅)包括第一行电触点，例如，图10中的电触点(例如，引脚)，例如，引脚A1-A12。第二侧面905可以在其上(例如，仅)包括第二行电触点，例如，图10中的电触点(例如，引脚)，例如，引脚B12-B1。电触点可以物理地连接(例如，固定地连接)到设备的电路(例如，本文所讨论的多角色触发电路(togging circuit)或其他电路)。
再次转到图9，在特定实施例中，串行总线插头900包括其中具有孔的壳体901，例如，在壳体901的前部处具有开口，并且后壁与开口相对。壳体901可以在其孔中包括电触点。壳体的内部的第一侧面904可以(例如，基本上)平行于串行总线插头900的壳体的内部的第二侧面905。第一侧面904和第二侧面905中的一个或两者在其上可以包括例如面向彼此的电触点(例如，引脚、垫片、弹簧等)。第一侧面904和/或第二侧面905上的触点可以耦合(例如，物理连接和电连接)到插座700的第一侧面704和/或第二侧面705。在一个实施例中，插头900的第一侧面904与插座700的第一侧面704和第二侧面705中的任一个耦合，并且插头900的第二侧面905与插座700的第一侧面704和第二侧面705中的另一个耦合(例如，可翻转)。每个电触点的纵向轴线可以从壳体901的后部朝向壳体901的前部处的开口902延伸，例如，沿着第一侧面904和/或第二侧面905。壳体901可以可滑动地接纳在(例如，连续的)环形部内，该环形部在插座700的舌片702的外表面与外壳701的内表面之间形成。壳体901的前沿不包括任何电触点以与插座的电(例如，信号和/或数据，例如但不是接地)触点配对。壳体901的后壁可以不包括任何电触点以与插座的电(例如，信号和/或数据，例如但不是接地)触点配对。第一侧面904可以在其上(例如，仅)包括第一行电触点，例如，图10中的电触点(例如，引脚)，例如，引脚A12-A1。第二侧面905可以在其上(例如，仅)包括第二行电触点，例如，图10中的电触点(例如，引脚)，例如，引脚B1-B12。电触点可以物理连接(例如，固定连接)到电缆903或其他电导体(例如，到诸如USB存储器棒之类的存储器设备的线)。电缆903可以连接到另一插头，例如，用于连接到物理连接到设备的电路(例如，本文所讨论的多角色触发电路或其他电路)的插座。
这里的电路可以包括例如作为收发器(例如，物理层(PHY)电路)的一部分分别发送和接收数据的发送器和/或接收器。
参考图11，示出了由互连一组部件的点对点链路组成的结构的实施例。系统1100包括耦合到控制器中心1115的处理器1105和系统存储器1110。处理器1105包括任何处理元件，例如，微处理器、主机处理器、嵌入式处理器、协处理器或其他处理器。处理器1105通过前侧总线(FSB)1106耦合到控制器中心1115。在一个实施例中，FSB 1106是如下面描述的串行点对点互连。在另一实施例中，链路1106包括符合不同互连标准的串行差分互连架构。
系统存储器1110包括任何存储器设备，例如，随机存取存储器(RAM)、非易失性(NV)存储器或系统1100中的设备可存取的其他存储器。系统存储器1110通过存储器接口1116耦合到控制器中心1115。存储器接口的示例包括双倍数据速率(DDR)存储器接口、双通道DDR存储器接口以及动态RAM(DRAM)存储器接口。
在一个实施例中，控制器中心1115是快速外围部件互连(PCIe或PCIE)互连层级中的根中心、根复合体或根控制器。控制器中心1115的示例包括芯片组、存储器控制器中心(MCH)、北桥、互连控制器中心(ICH)、南桥和根控制器/中心。经常，术语芯片组指代两个物理上分离的控制器中心，例如，耦合到互连控制器中心(ICH)的存储器控制器中心(MCH)。注意，当前系统经常包括与处理器1105集成的MCH，而控制器1115以与下面描述的类似的方式与I/O设备通信。在一些实施例中，可选地通过根复合体1115支持对等路由。
这里，控制器中心1115通过串行链路1119耦合到开关/桥1120。输入/输出模块1117和1121(也可以称为接口/端口1117和1121)包括/实现分层协议栈，以提供控制器中心1115与开关1120之间的通信。在一个实施例中，多个设备能够耦合到开关1120。
开关/桥1120将分组/消息从设备1125向上游(例如，朝向根复合体向上的层级)路由到控制器中心1115，以及从处理器1105或系统存储器1110向下游(例如，远离根控制器向下的层级)路由到设备1125。在一个实施例中，开关1120被称为多个虚拟PCI到PCI桥设备的逻辑组件。设备1125包括待耦合到电子系统的任何内部或外部的设备或部件，例如，I/O设备、网络接口控制器(NIC)、插入卡、音频处理器、网络处理器、硬盘驱动器、存储设备、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、Firewire设备、通用串行总线(USB)设备、扫描仪以及其他输入/输出设备。经常在PCIe中，诸如设备之类的术语被称为端点。虽然没有具体示出，但是设备1125可以包括PCIe到PCI/PCI-X桥，以支持传统式或其他版本的PCI设备。PCIe中的端点设备经常被分类为传统式、PCIe或根复合体集成端点。
图形加速器1130也通过串行链路1132耦合到控制器中心1115。在一个实施例中，图形加速器1130耦合到MCH，该MCH耦合到ICH。然后将开关1120以及因此I/O设备1125通过串行链路1123耦合到ICH。I/O模块1131和1118还用于实现分层协议栈，以在图形加速器1130与控制器中心1115之间进行通信。类似于上面讨论的MCH，图形控制器或图形加速器1130本身可以集成在处理器1105中。上面描述的实施例可以包含由处理器1105执行并且涉及控制器中心1115和诸如I/O设备1125之类的其他部件的元件。
转到图12，示出了分层协议栈的实施例。分层协议栈1200包括任何形式的分层通信栈，例如，快速路径互连(QPI)栈、PCIe栈、下一代高性能计算互连栈或其他分层栈。虽然紧接着下面参考图10-13的讨论与PCIe栈有关，但是相同的概念可以适用于其他互连栈。在一个实施例中，协议栈1200是包括事务层1205、链路层1210和物理层1220的PCIe协议栈。接口(例如，图11中的接口1117、1118、1121、1122、1126和1131)可以表示为通信协议栈1200。作为通信协议栈的表示也可以称为实现/包括协议栈的模块或接口。
快速PCI使用分组来在部件之间传送信息。在事务层1205和数据链路层1210中形成分组，以将信息从发送部件携带到接收部件。当被发送的分组流过其他层时，这些分组利用在这些层处处理分组所必需的附加信息进行扩展。在接收侧，发生反向过程，并且分组从其物理层1220表示变换为数据链路层1210表示，并且最后(对于事务层分组)变换为可以由接收设备的事务层1205处理的形式。
事务层
在一个实施例中，事务层1205用于提供设备的处理核心与互连架构(例如，数据链路层1210和物理层1220)之间的接口。在这方面，事务层1205的主要职责是分组(例如，事务层分组或TLP)的组包和拆包。事务层1205典型地管理针对TLP的基于信用的流控制。PCIe实现分离事务，例如，请求和响应通过时间分开的事务，允许链路在目标设备收集用于响应的数据时携带其他流量。
另外，PCIe利用基于信用的流控制。在该方案中，设备在事务层1205中通告接收缓冲器中的每个接收缓冲器的初始信用量。在链路的相对端的外部设备(例如，图11中的控制器中心1115)对由每个TLP消耗的信用的数量进行计数。如果事务未超过信用限制，则可以发送事务。当接收到响应时，将恢复一定量的信用。信用方案的优点在于，如果没有遇到信用限制，则信用返回的延迟不会影响性能。
在一个实施例中，四个事务地址空间包括配置地址空间、存储器地址空间、输入/输出地址空间和消息地址空间。存储器空间事务包括用于将数据传送到存储器映射的位置或从存储器映射的位置传送数据的读取请求和写入请求中的一个或多个。在一个实施例中，存储器空间事务能够使用两种不同的地址格式，例如，短地址格式(例如，32比特地址)或长地址格式(例如，64比特地址)。配置空间事务用于访问PCIe设备的配置空间。配置空间的事务包括读取请求和写入请求。消息空间事务(或简称消息)被定义为支持PCIe代理之间的带内通信。
因此，在一个实施例中，事务层1205对分组报头/有效载荷1206进行组包。当前分组报头/有效载荷的格式可以在PCIe规范网站处的PCIe规范中找到。
参考图13，示出了PCIe事务描述符的实施例。在一个实施例中，事务描述符1300是用于携带事务信息的机制。在这方面，事务描述符1300支持对系统中事务的识别。其他潜在用途包括跟踪对默认事务排序的修改以及事务与信道的关联。
事务描述符1300包括全局标识符字段1302、属性字段1304和信道标识符字段1306。在所示示例中，全局标识符字段1302被描绘为包括本地事务标识符字段1308和源标识符字段1310。在一个实施例中，全局事务标识符1302对于所有未完成的请求是唯一的。
根据一种实现方式，本地事务标识符字段1308是由请求代理生成的字段，并且其对于对该请求代理而言要求完成的所有未完成的请求是唯一的。此外，在该示例中，源标识符1310唯一地标识PCIe层级内的请求者代理。因此，与源ID 1310一起，本地事务标识符字段1308提供层级域内的事务的全局标识。
属性字段1304指定事务的特性和关系。在这方面，属性字段1304潜在地用于提供允许修改对事务的默认处理的附加信息。在一个实施例中，属性字段1304包括优先级字段1312、预留字段1314、排序字段1316和非监听字段1318。这里，优先级子字段1312可以由发起者修改以向事务指派优先级。预留属性字段1314被预留以供将来使用或供应商定义的使用。可以使用预留属性字段来实现使用优先级或安全性属性的可能使用模型。
在该示例中，排序属性字段1316用于提供传达可以修改默认排序规则的排序类型的可选信息。根据一个示例实现方式，排序属性“0”表示要应用默认排序规则，其中排序属性“1”表示不严格的排序，其中写入可以在相同方向上传递写入，并且读取完成可以在相同方向上传递写入。监听属性字段1318用于确定事务是否被监听。如所示出的，信道ID字段1306标识事务与其相关联的信道。
链路层
链路层1210(也称为数据链路层1210)充当事务层1205与物理层1220之间的中间阶段。在一个实施例中，数据链路层1210的职责是提供用于在两个链路部件之间交换事务层分组(TLP)的可靠机制。数据链路层1210的一侧接受由事务层1205组包的TLP，应用分组序列标识符1211(例如，标识编号或分组编号)，计算并应用错误检测码(例如，CRC 1212)，并且将修改后的TLP提交给物理层1220以用于跨物理到外部设备的传输。
物理层
在一个实施例中，物理层1220包括逻辑子块1221和电子块1222，以物理地将分组发送到外部设备。这里，逻辑子块1221负责物理层1220的“数字”功能。在这方面，逻辑子块包括用于准备传出信息以供由物理子块1222进行发送的发送部分，以及用于在将接收到的信息传递到链路层1210之前识别并准备接收到的信息的接收器部分。
物理块1222包括发送器和接收器。发送器由逻辑子块1221提供符号，发送器将符号串行化并发送到外部设备上。向接收器提供来自外部设备的串行化符号，并且接收器将接收到的信号变换为比特流。比特流被解串行化并提供给逻辑子块1221。在一个实施例中，采用8b/10b传输码，其中发送/接收十比特符号。这里，特殊符号用于将分组帧化为帧1223。另外，在一个示例中，接收器还提供从传入的串行流中恢复的符号时钟。
如上面陈述的，虽然参考PCIe协议栈的特定实施例讨论了事务层1205、链路层1210和物理层1220，但是分层协议栈不限于此。实际上，可以包括/实现任何分层协议。作为示例，表示为分层协议的端口/接口包括：(1)用于对分组进行组包的第一层，例如，事务层；用于对分组进行排序的第二层，例如，链路层；以及用于传输分组的第三层，例如，物理层。作为具体示例，使用公共标准接口(CSI)分层协议。
接下来参考图14，示出了PCIe串行点对点结构1400的实施例。虽然示出了PCIe串行点对点链路的实施例，但是串行点对点链路不限于此，因为其包括用于传输串行数据的任何传输路径。在所示的实施例中，基本PCIe链路包括两个低电压差分驱动信号对：发送对1406/1411和接收对1412/1407。因此，设备1405包括用于将数据发送到设备1410的发送逻辑1406以及用于从设备1410接收数据的接收逻辑1407。换言之，两个发送路径(例如，路径1416和1417)以及两个接收路径(例如，路径1418和1419)包括在PCIe链路中。
传输路径指代用于传输数据的任何路径，例如，传输线路、铜线路、光线路、无线通信信道、红外通信链路或其他通信路径。两个设备(例如，设备1405和设备1410)之间的连接被称为链路，例如，链路1415。链路可以支持一个通道——每个通道表示一组差分信号对(一对用于发送，一对用于接收)。为了扩展带宽，链路可以聚合由xN表示的多个通道，其中N是任何支持的链路宽度，例如，1、2、4、8、12、16、32、64或更宽。
差分对指代两个传输路径，例如，线路1416和1417，用于发送差分信号。作为示例，当线路1416从低电压电平切换到高电压电平(例如，上升沿)时，线路1417从高逻辑电平驱动到低逻辑电平(例如，下降沿)。差分信号潜在地表现出更好的电特性，例如，更好的信号完整性，例如，交叉耦合、电压过冲/下冲、振铃等。这允许更好的定时窗口，其实现更快的传输频率。
接下来转到图15，描绘了根据实施例的片上系统(SOC)设计的实施例。作为特定说明性示例，SOC 1500包括在用户设备(UE)中。在一个实施例中，UE指代终端用户用于进行通信的任何设备，例如，手持电话、智能电话、平板计算机、超薄笔记本、具有宽带适配器的笔记本或任何其他类似的通信设备。经常，UE连接到在本质上潜在地对应于GSM网络中的移动站(MS)的基站或节点。
这里，SOC 1500包括2个核心——1506和1507。类似于上面的讨论，核心1506和1507可以符合指令集架构，例如，基于Architecture Core TM的处理器、AdvancedMicro Devices公司(AMD)处理器、基于MIPS的处理器、基于ARM的处理器设计，或者其客户，以及其被许可者或采用者。核心1506和1507耦合到高速缓存控件1508，该高速缓存控件1508与总线接口单元1509和L2高速缓存1510相关联，以与系统1500的其他部分通信。互连1590包括片上互连，例如，IOSF、AMBA或上面讨论的其他互连，其潜在地实现所描述的实施例的一个或多个方面。
互连1590向其他部件提供通信信道，例如，用于与订户身份模块(SIM)卡相接合的SIM 1530，用于保持引导代码以供核心1506和1507执行以初始化和引导SOC 1500的引导ROM 1535，用于与外部存储器(例如，DRAM1560)相接合的SDRAM控制器1540，用于与非易失性存储器(例如，闪存1565)相接合的闪存控制器1545，用于与外围设备相接合的外围控件1550(例如，串行外围接口)，用于显示和接收输入(例如，触摸使能的输入)的视频编解码器1520和视频接口1525，用于执行图形相关的计算的GPU1515等。这些接口中的任何一个可以包含本文描述的实施例的方面。
另外，该系统示出了用于通信的外围设备，例如，蓝牙模块1570、3G调制解调器1575、GPS 1580和WiFi 1585。实施例可以经由WiFi 1585建立USB生态系统，并且DPM可以在SOC 1500和USB端口1589中实现。注意，如上面陈述的，UE包括用于通信的无线电。因此，这些外围通信模块并非都是要求的。然而，在UE中，将包括用于外部通信的一些无线电。
注意，上面描述的装置、方法和系统可以在如前述的任何电子设备或系统中实现。作为具体说明，下面的附图提供了用于利用如本文描述的实施例的示例性系统。由于下文更详细地描述了系统，因此根据上面的讨论公开、描述和重新考虑了许多不同的互连。并且显而易见的是，上面描述的改进可以适用于这些互连、结构或架构中的任何一种。
现在参考图16，示出了根据公开内容的实施例的计算机系统中存在的部件的框图。如图16所示，系统1600包括部件的任何组合。这些部件可以实现为IC、其部分、分立电子设备，或适配在计算机系统中的其他模块、逻辑、硬件、软件、固件或其组合，或者实现为以其他方式并入计算机系统的机箱内的部件。还应注意，图16的框图旨在示出计算机系统的许多部件的高级别视图。然而，应该理解在其他实现方式中，可以省略所示出的部件中的一些部件，可以存在附加的部件，并且可以出现所示出的部件的不同布置。因此，上面描述的实施例可以在下面示出或描述的互连中的一个或多个互连的任何部分中实现。
如图16中看到的，在一个实施例中，处理器1610包括微处理器、多核心处理器、多线程处理器、超低电压处理器、嵌入式处理器或其他已知的处理元件。在所示的实现方式中，处理器1610充当主处理单元和中央中心，用于与系统1600的各种部件中的许多部件通信。作为一个示例，处理器1610被实现为片上系统(SoC)。作为具体的说明性示例，处理器1610包括基于Architecture CoreTM的处理器(例如，i3、i5、i7)或可从Intel公司(Santa Clara，CA)获得的另一这种处理器。然而，应理解，其他低功率处理器(例如，可从Sunnyvale，CA的Advanced Micro Devices公司(AMD)获得的；来自Sunnyvale，CA的MIPSTechnologies公司的基于MIPS的设计；从ARM控股公司或其客户或者其被许可者或采用者许可的基于ARM的设计)代替地可以存在于其他实施例中，例如，Apple A5/A6处理器、Qualcomm Snapdragon处理器或TI OMAP处理器。注意，这种处理器的客户版本中的许多都是经修改和改变的；但是，这些处理器可以支持或识别执行如由处理器许可方阐述的所定义的算法的特定指令集。这里，微架构实现方式可能会改变，但处理器的架构功能通常是一致的。下面将进一步讨论关于处理器1610在一个实现方式中的架构和操作的特定细节，以提供说明性示例。
在一个实施例中，处理器1610与系统存储器1615通信。作为说明性示例，这在实施例中可以经由多个存储器设备来实现以提供给定量的系统存储器。作为示例，存储器可以符合基于联合电子器件工程委员会(JEDEC)低功率双倍数据速率(LPDDR)的设计，例如，根据JEDEC JESD 209-2E(2011年4月发布)的当前LPDDR2标准，或者被称为LPDDR3或LPDDR4的下一代LPDDR标准，其将提供对LPDDR2的扩展以增加带宽。在各种实现方式中，个体存储器设备可以具有不同的封装类型，例如，单管芯封装(SDP)、双管芯封装(DDP)或四管芯封装(Q17P)。在一些实施例中，这些设备直接焊接到主板上以提供较低轮廓的解决方案，而在其他实施例中，这些设备被配置为一个或多个存储器模块，这些存储器模块进而通过给定连接器耦合到主板。并且当然，其他存储器实现方式也是可能的，例如，其他类型的存储器模块，例如，不同种类的双列直插式存储器模块(DIMM)，包括但不限于microDIMM、MiniDIMM。在特定的说明性实施例中，存储器的大小在2GB和16GB之间，并且可以被配置为经由球栅阵列(BGA)焊接到主板上的DDR3LM封装或LPDDR2或LPDDR3存储器。
为了提供对诸如数据、应用、一个或多个操作系统等之类的信息的持久存储，大容量存储装置1620也可以耦合到处理器1610。在各种实施例中，为了实现更薄更轻的系统设计以及为了改进系统响应性，可以经由SSD实现该大容量存储装置。然而，在其他实施例中，大容量存储装置可以主要使用硬盘驱动器(HDD)来实现，其中较少量的SSD存储装置充当SSD高速缓存，以实现在断电事件期间对上下文状态和其他这样的信息的非易失性存储，从而可以在重新发起系统活动时发生快速上电。同样如图16所示，闪存设备1622可以例如经由串行外围接口(SPI)耦合到处理器1610。该闪存设备可以提供对系统软件的非易失性存储，包括基本输入/输出软件(BIOS)，以及系统的其他固件。
在各种实施例中，系统的大容量存储装置由SSD单独实现或者实现为具有SSD高速缓存的磁盘驱动器、光驱动器或其他驱动器。在一些实施例中，大容量存储装置实现为SSD或HDD以及恢复(RST)高速缓存模块。在各种实现方式中，HDD提供在320GB-4太字节(TB)及以上之间的存储，而RST高速缓存利用容量为24GB-256GB的SSD实现。注意，这种SSD高速缓存可以被配置为单级高速缓存(SLC)或多级高速缓存(MLC)选项，以提供适当级别的响应性。在仅SSD选项中，模块可以容纳在各种位置，例如，在mSATA或NGFF槽中。作为示例，SSD的容量范围为120GB-1TB。
系统1600内可以存在各种输入/输出(IO)设备。在图16的实施例中具体示出了显示器1624，其可以是配置在机箱的盖板部分内的高清晰度LCD或LED面板。该显示面板还可以提供例如在显示面板上外部适配的触摸屏1625，从而经由用户与该触摸屏的交互可以向系统提供用户输入以实现期望的操作，例如，关于显示信息、访问信息等。在一个实施例中，显示器1624可以经由显示互连耦合到处理器1610，该显示互连可以实现为高性能图形互连。触摸屏1625可以经由另一互连耦合到处理器1610，在实施例中，该互连可以是I2C互连。如图16中进一步所示，除了触摸屏1625之外，通过触摸方式的用户输入也可以经由触摸板1630发生，触摸板1630可以配置在机箱内并且还可以耦合到与触摸屏1625相同的I2C互连。
显示面板可以以多种模式操作。在第一模式中，显示面板可以以透明状态布置，其中显示面板对可见光透明。在各种实施例中，除了围绕外围的边框之外，显示面板的大部分可以是显示器。当系统以笔记本模式操作并且显示面板以透明状态操作时，用户可以查看在显示面板上呈现的信息，同时还能够查看显示器后面的对象。另外，显示在显示面板上的信息可以由位于显示器后面的用户查看。或者显示面板的操作状态可以是不透明状态，其中可见光不透过显示面板。
在平板模式中，系统被折叠闭合，从而当基底面板的底表面搁置在表面上或由用户手持时，显示面板的后显示表面停留在使得其向外面向用户的位置处。在平板操作模式中，后显示表面起到显示器和用户接口的作用，因为该表面可以具有触摸屏功能并且可以执行常规触摸屏设备(例如，平板设备)的其他已知功能。为此，显示面板可以包括布置在触摸屏层与前显示表面之间的透明度调节层。在一些实施例中，透明度调节层可以是电致变色层(EC)、LCD层或EC层和LCD层的组合。
在各种实施例中，显示器可以具有不同的尺寸，例如，11.6"或13.3"的屏幕，并且可以具有16：9的纵横比，并且至少300尼特的亮度。此外，显示器可以是全高清晰度(HD)分辨率(至少1920x1080p)，与嵌入式显示器端口(eDP)兼容，并且是具有面板自刷新的低功率面板。
关于触摸屏能力，该系统可以提供多点触摸电容性的并且至少支持5个手指的显示器多点触摸面板。并且在一些实施例中，显示器可以支持10个手指。在一个实施例中，触摸屏容纳在低摩擦的防损坏和刮擦玻璃和涂层(例如，Gorilla GlassTM或Gorilla Glass2TM)内，以减少“手指烧灼”并避免“手指跳过”。为了提供增强的触摸体验和响应性，在一些实现方式中，触摸面板具有多点触摸功能(例如，在捏夹缩放期间每静态视图小于2帧(30Hz))，以及200ms(手指到指针的滞后)情况下每帧(30Hz)小于1cm的单点触摸功能。在一些实现方式中，显示器支持边到边玻璃，其具有同样与面板表面齐平的最小屏幕边框，并且在使用多点触摸时具有有限的IO干扰。
对于感知计算和其他目的，各种传感器可以存在于系统内并且可以以不同的方式耦合到处理器1610。特定的惯性和环境传感器可以通过传感器中心1640耦合到处理器1610，例如，经由I2C互连。在图16所示的实施例中，这些传感器可以包括加速度计1641、环境光传感器(ALS)1642、罗盘1643和陀螺仪1644。其他环境传感器可以包括一个或多个热传感器1646，其在一些实施例中经由系统管理总线(SMBus)耦合到处理器1610。实施例可以经由USB端口和处理器1610实现。
使用平台中存在的各种惯性和环境传感器，可以实现许多不同的用例。这些用例实现包括感知计算的高级计算操作，并且还允许关于功率管理/电池寿命、安全性和系统响应性进行增强。
例如，关于功率管理/电池寿命问题，至少部分地基于来自环境光传感器的信息，确定平台位置中的环境光条件并相应地控制显示器的强度。因此，在特定光条件下减少操作显示器所消耗的功率。
关于安全性操作，基于从传感器获得的上下文信息(例如，位置信息)，可以确定是否允许用户访问特定安全文档。例如，可以准许用户在工作场所或家庭位置访问这些文档。然而，当平台存在于公共位置时，阻止用户访问这些文档。在一个实施例中，该确定基于例如经由GPS传感器或对地标的相机识别确定的位置信息。其他安全性操作可以包括提供彼此靠近距离内的设备的配对，例如，如本文描述的便携式平台和用户的台式计算机、移动电话等。在一些实现方式中，当这些设备如此配对时，经由近场通信实现特定共享。然而，当设备超过特定距离时，可以禁用这种共享。此外，当将如本文描述的平台与智能电话配对时，当在公共位置时，警报可以被配置为当设备移动超过离彼此预确定的距离时触发。相反，当这些配对的设备处于安全位置(例如，工作场所或家庭位置)时，设备可以超过该预确定的限制而不触发这种警报。
还可以使用传感器信息来增强响应性。例如，即使当平台处于低功率状态时，仍然可以使得传感器能够以相对低的频率运行。因此，确定例如由惯性传感器、GPS传感器等确定的平台位置的任何变化。如果没有注册过任何这样的变化，则发生到前一无线中心(例如，Wi-FiTM接入点或类似无线使能器)的更快连接，因为在这种情况下不需要扫描可用的无线网络资源。因此，实现当从低功率状态唤醒时的更高级别的响应性。
应当理解，使用经由如本文描述的平台内的集成传感器获得的传感器信息，可以实现许多其他用例，并且以上示例仅用于说明的目的。使用如本文描述的系统，感知计算系统可以允许添加替代输入模态，包括手势识别，并且使得系统能够感测用户操作和意图。
在一些实施例中，可以存在一个或多个红外或其他热感测元件，或用于感测用户的存在或移动的任何其他元件。这种感测元件可以包括一起工作、按顺序工作或两者的多个不同元件。例如，感测元件包括通过例如超声飞行时间相机或图案化光相机提供诸如光或声音投影之类的初始感测、接下来感测手势检测的元件。
另外，在一些实施例中，该系统包括光发生器以产生照明线。在一些实施例中，该线提供关于虚拟边界的视觉提示，即空间中的虚构或虚拟位置，其中用户通过或突破虚拟边界或平面的动作被解释为与计算系统接合的意图。在一些实施例中，照明线可以随着计算系统关于用户转变到不同状态而改变颜色。照明线可以用于为用户提供空间中的虚拟边界的视觉提示，并且可以由系统用于确定计算机关于用户的状态转变，包括确定何时用户希望与计算机接合。
在一些实施例中，计算机感测用户位置并操作以将用户的手移动通过虚拟边界解释为指示用户与计算机接合的意图的手势。在一些实施例中，在用户经过虚拟线或平面时，由光发生器生成的光可以改变，从而向用户提供用户已经进入用于提供手势以向计算机提供输入的区域的视觉反馈。
显示屏可以提供计算系统关于用户的状态转变的视觉指示。在一些实施例中，以其中例如通过使用感测元件中的一个或多个感测元件由系统感测到用户的存在的第一状态提供第一屏幕。
在一些实现方式中，系统用于感测用户身份，例如，通过面部识别。这里，可以以其中计算系统已经识别出用户身份的第二状态提供到第二屏幕的转变，其中该第二屏幕向用户提供用户已经转变到新状态的视觉反馈。可以以其中用户已经确认对用户的识别的第三状态发生到第三屏幕的转变。
在一些实施例中，计算系统可以使用转变机制来确定针对用户的虚拟边界的位置，其中虚拟边界的位置可以随用户和上下文而变化。计算系统可以生成光(例如，照明线)，以指示用于与系统接合的虚拟边界。在一些实施例中，计算系统可以处于等待状态，并且可以以第一颜色产生光。计算系统可以检测用户是否已经到达虚拟边界，例如，通过使用感测元件来感测用户的存在和移动。
在一些实施例中，如果检测到用户已经越过虚拟边界(例如，用户的手比虚拟边界线更靠近计算系统)，则计算系统可以转变到用于从用户接收手势输入的状态，其中指示转变的机制可以包括光指示虚拟边界改变为第二颜色。
在一些实施例中，计算系统然后可以确定是否检测到手势移动。如果检测到手势移动，则计算系统可以继续进行手势识别过程，该过程可以包括使用来自手势数据库的数据，该手势数据库可以驻留在计算设备中的存储器中或者可以由计算设备以其他方式存取。
如果识别出用户的手势，则计算系统可以响应于输入而执行功能，并且如果用户在虚拟边界内则返回以接收附加手势。在一些实施例中，如果未识别到手势，则计算系统可以转变到错误状态，其中指示错误状态的机制可以包括光指示虚拟边界改变为第三颜色，其中如果用户在虚拟边界内以便与计算系统接合，则系统返回以接收附加的手势。
如上面提及的，在其他实施例中，系统可以被配置为可转换平板系统，其可以以至少两种不同的模式来使用：平板模式和笔记本模式。可转换系统可以具有两个面板，即显示面板和基底面板，从而在平板模式下，两个面板堆叠地布置在彼此顶部上。在平板模式下，显示面板面向外部，并且可以提供在常规平板中发现的触摸屏功能。在笔记本模式中，两个面板可以以打开的翻盖式配置来布置。
在各种实施例中，加速度计可以是具有至少50Hz的数据速率的3轴加速度计。还可以包括陀螺仪，其可以是3轴陀螺仪。另外，可以存在电子罗盘/磁力计。另外，可以提供一个或多个接近度传感器(例如，用于打开盖板以感测人何时接近(或不接近)系统并调节功率/性能以延长电池寿命)。对于一些OS的传感器融合能力(包括加速度计、陀螺仪和罗盘)，可以提供增强的特征。另外，经由具有实时时钟(RTC)的传感器中心，可以实现从传感器唤醒机制，以在系统的其余部分处于低功率状态时接收传感器输入。
在一些实施例中，内部盖板/显示器打开开关或传感器用于指示盖板何时关闭/打开，并且可以用于将系统置于连接待机或自动从连接待机状态唤醒。其他系统传感器可以包括用于内部处理器、存储器和皮肤温度监测的ACPI传感器，以基于感测到的参数来实现处理器和系统操作状态的改变。
在实施例中，OS可以是实现连接待机(本文中也称为Win8CS)的8OS。Windows 8连接待机或具有类似状态的另一OS可以经由如本文描述的平台提供非常低的超空闲功率，以使得应用能够以非常低的功耗保持连接到例如基于云的位置。该平台可以支持3个功率状态，即屏幕开启(正常)；连接待机(作为默认“关闭”状态)；以及关机(功耗为零瓦特)。因此，在连接待机状态下，即使屏幕关闭，平台也会在逻辑上开启(处于最小功率水平)。在这样的平台中，可以使功率管理对应用透明并维持持续连接，部分地由于卸载技术使得最低供电的部件能够执行操作。
还在图16中看到，各种外围设备可以经由低引脚计数(LPC)互连耦合到处理器1610。在所示的实施例中，各种部件可以通过嵌入式控制器(EC)1635耦合。这些部件可以包括键盘1636(例如，经由PS2接口耦合)、风扇1637和热传感器1639。在一些实施例中，触摸板1630也可以经由PS2接口耦合到EC 1635。另外，诸如可信平台模块(TPM)1638(根据日期为2003年10月2日的可信计算组(TCG)TPM规范版本1.2)之类的安全性处理器也可以经由该LPC互连耦合到处理器1610。然而，应理解本公开的范围不限于此方面，并且对安全信息的安全处理和存储可以在另一受保护的位置(例如，安全性协处理器中的静态随机存取存储器(SRAM))进行，或者作为仅当受安全飞地(SE)处理器模式保护时解密的加密数据二进制大对象。
在特定实现方式中，外围端口可以包括高清晰度媒体接口(HDMI)连接器(其可以具有不同的形状因子，例如，全尺寸、迷你或微型)；诸如根据通用串行总线规范的全尺寸外部端口之类的一个或多个USB端口，当系统处于连接待机状态并插入到AC墙壁电源时，至少一个端口供电以对USB设备(例如，智能电话)充电。另外，还可以提供一个或多个ThunderboltTM端口。其他端口可以包括外部可访问的读卡器，例如，全尺寸SD-XC读卡器和/或用于WWAN的SIM读卡器(例如，8引脚读卡器)。对于音频，可以存在具有立体声和麦克风能力(例如，组合功能)的3.5mm插孔，支持插孔检测(例如，仅支持使用盖板中的麦克风的耳机或使用电缆形式的麦克风的耳机)。在一些实施例中，该插孔可以在立体声耳机与立体声麦克风输入之间重新分配任务。另外，可以提供电源插孔以耦合到AC块。
系统1600可以以各种方式与外部设备通信，包括无线地。在图16所示的实施例中，存在各种无线模块，其中的每个无线模块可以对应于针对特定无线通信协议配置的无线电。一种用于诸如近场之类的短距离的无线通信的方式可以是经由近场通信(NFC)单元1645，NFC单元1645在一个实施例中可以经由SMBus与处理器1610通信。注意，经由该NFC单元1645，彼此非常接近的设备可以通信。例如，用户可以通过将两个设备紧密地适配在一起使得系统1600能够与另一(例如)便携式设备(例如，用户的智能电话)进行通信，并且使得能够传送诸如识别信息、支付信息之类的信息，诸如图像数据之类的数据等。还可以使用NFC系统来执行无线功率传送。
使用本文描述的NFC单元，用户可以通过利用这种设备中的一个或多个设备的线圈之间的耦合来边对边地碰撞设备并且边对边地放置设备以用于近场耦合功能(例如，近场通信和无线功率传送(WPT))。更具体地，实施例提供具有策略性成形并放置的铁氧材料的设备，以提供线圈的更好耦合。每个线圈具有与其相关联的电感，可以结合系统的电阻、电容和其他特征来选择电感，以便针对系统实现共同的共振频率。
如在图16中进一步看到的，附加的无线单元可以包括其他短距离无线引擎，包括WLAN单元1650和蓝牙单元1652。使用WLAN单元1650，可以实现根据给定的电气和电子工程师协会(IEEE)802.11标准的Wi-FiTM通信，同时经由蓝牙单元1652，可以发生经由蓝牙协议的短距离通信。这些单元可以经由例如USB链路或通用异步接收器发送器(UART)链路与处理器1610通信。或者这些单元可以根据快速外围部件互连TM(PCIeTM)协议经由互连耦合到处理器1610，例如，根据快速PCITM规范基础规范版本3.0(2010年11月10日公布)，或诸如串行数据输入/输出(SDIO)标准之类的另一这种协议。当然，这些外围设备(其可以配置在一个或多个插入卡上)之间的实际物理连接可以通过使NGFF连接器适配于主板的方式。
另外，例如根据蜂窝或其他无线广域协议的无线广域通信可以经由WWAN单元1656发生，该WWAN单元1656进而可以耦合到订户身份模块(SIM)1657。另外，为了使得能够接收和使用位置信息，还可以存在GPS模块1655。注意，在图16所示的实施例中，WWAN单元1656和诸如相机模块1654之类的集成捕获设备可以经由给定的USB协议(例如，USB2.0或3.0链路，或UART或I2C协议)进行通信。再次，这些单元的实际物理连接可以经由使NGFF插入卡适配于在主板上配置的NGFF连接器。
在特定实施例中，无线功能可以例如以WiFiTM 802.11ac解决方案来模块化地提供(例如，与IEEE 802.11abgn向后兼容的插入卡)，以支持Windows8CS。该卡可以配置在内部槽中(例如，经由NGFF适配器)。附加模块可以提供蓝牙能力(例如，具有向后兼容性的蓝牙4.0)以及无线显示功能。另外，NFC支持可以经由分离的设备或多功能设备提供，并且作为示例可以放置在机箱的右前部分以易于访问。另外附加的模块可以是WWAN设备，其可以提供对3G/4G/LTE和GPS的支持。该模块可以在内部(例如，NGFF)槽中实现。可以针对WiFiTM、蓝牙、WWAN、NFC和GPS提供集成天线支持，实现根据无线千兆比特(WiGig)规范(2010年7月)从WiFiTM到WWAN无线电、无线千兆比特的无缝转变，反之亦然。
如上面描述的，集成相机可以并入到盖板中。作为一个示例，该相机可以是高分辨率相机，例如，具有至少2.0兆像素(MP)的分辨率并且延伸到6.0MP或更高。
为了提供音频输入和输出，可以经由数字信号处理器(DSP)1660实现音频处理器，该数字信号处理器1660可以经由高清晰度音频(HDA)链路耦合到处理器1610。类似地，DSP1660可以与集成编码器/解码器(CODEC)和放大器1662通信，CODEC和放大器1662进而可以耦合到可以在机箱内实现的输出扬声器1663。类似地，放大器和CODEC 1662可以耦合以接收来自麦克风1665的音频输入，在实施例中，麦克风1665可以经由双阵列麦克风(例如，数字麦克风阵列)来实现，以提供高质量的音频输入以便在系统内实现对各种操作的语音激活控制。还应注意，音频输出可以从放大器/CODEC 1662提供给耳机插孔1664。虽然在图16的实施例中以这些特定的部件示出，但应理解本公开的范围不限于此方面。
在特定实施例中，数字音频编码解码器和放大器能够驱动立体声耳机插孔、立体声麦克风插孔、内部麦克风阵列和立体声扬声器。在不同的实现方式中，编码解码器可以集成到音频DSP中或者经由HD音频路径耦合到外围控制器中心(PCH)。在一些实现方式中，除了集成立体声扬声器之外，还可以提供一个或多个低音扬声器，并且扬声器解决方案可以支持DTS音频。
在一些实施例中，处理器1610可以由外部电压调节器(VR)和集成在处理器管芯内部的多个内部电压调节器(称为完全集成的电压调节器(FIVR))供电。在处理器中使用多个FIVR使得能够将部件分组到分离的电源平面中，从而功率由FIVR调节并仅提供给组中的那些部件。在功率管理期间，当处理器被置于特定低功率状态时，一个FIVR的给定电源平面可以掉电或断电，而另一FIVR的另一电源平面保持活动或完全供电。
在一个实施例中，可以在一些深度睡眠状态期间使用维持电源平面来针对若干I/O信号使I/O引脚通电，例如，处理器与PCH之间的接口，与外部VR的接口以及与EC 1635的接口。该维持电源平面还对管芯上电压调节器供电，该管芯上电压调节器支持板载SRAM或在睡眠状态期间存储处理器上下文的其他高速缓冲存储器。维持电源平面还用于使处理器的唤醒逻辑通电，该唤醒逻辑监测并处理各种唤醒源信号。
在功率管理期间，当其他电源平面在处理器进入特定深度睡眠状态时掉电或断电时，维持电源平面保持通电以支持上面引用的部件。然而，这可能导致当不需要这些部件时不必要的功耗或耗散。为此，实施例可以提供连接待机睡眠状态以使用专用电源平面来维护处理器上下文。在一个实施例中，连接待机睡眠状态有助于使用PCH的资源进行处理器唤醒，该PCH本身可以与处理器一起存在于封装中。在一个实施例中，连接待机睡眠状态有助于维持PCH中的处理器架构功能直到处理器唤醒，这使得能够关闭在深度睡眠状态期间先前保持通电的所有不必要的处理器部件，包括关闭所有时钟。在一个实施例中，PCH包含时间戳计数器(TSC)和用于在连接待机状态期间控制系统的连接待机逻辑。用于维持电源平面的集成电压调节器也可以驻留在PCH上。
在实施例中，在连接待机状态期间，集成电压调节器可以用作专用电源平面，其在处理器进入深度睡眠状态和连接待机状态时保持通电以支持存储处理器上下文(例如，关键状态变量)的专用高速缓冲存储器。该关键状态可以包括与架构、微架构相关联的状态变量，调试状态和/或与处理器相关联的类似状态变量。
可以在连接待机状态期间将来自EC 1635的唤醒源信号发送到PCH而不是处理器，从而PCH而不是处理器可以管理唤醒处理。另外，TSC在PCH中维护以有助于维持处理器架构功能。虽然在图16的实施例中以这些特定部件示出，但应理解本公开的范围不限于此方面。
处理器中的功率控制可以导致增强的功率节省。例如，可以在核心之间动态地分配功率，个体核心可以改变频率/电压，并且可以提供多个深度低功率状态以实现非常低的功耗。另外，对核心或独立核心部分的动态控制可以通过在不使用部件时将部件断电来提供降低的功耗。
一些实现方式可以提供特定的功率管理IC(PMIC)以控制平台功率。使用该解决方案，当处于给定待机状态时(例如，当处于Win8连接待机状态时)，系统可以在延长的持续时间(例如，16小时)内看到非常低(例如，小于5％)的电池降级。在Win8空闲状态下，可以实现超过例如9小时的电池寿命(例如，以150尼特)。关于视频回放，可以实现长的电池寿命，例如，全HD视频回放可以在最少6小时内发生。一个实现方式中的平台可以具有例如35瓦特小时(Whr)的能量容量用于使用SSD的Win8CS和(例如)40-44Whr用于使用具有RST高速缓存配置的HDD的Win8CS。
特定实现方式可以提供对15W标称CPU热设计功率(TDP)的支持，具有高达大约25WTDP设计点的可配置CPU TDP。由于上面描述的热特征，该平台可以包括最小的通风口。另外，该平台是枕垫友好的(因为没有热空气吹向用户)。取决于机箱材料，可以实现不同的最高温度点。在塑料机箱的一种实现方式中(至少必须具有塑料的盖板或基底)，最大操作温度可以是52摄氏度(C)。并且对于金属机箱的实现方式，最高操作温度可以是46℃。
在不同的实现方式中，诸如TPM之类的安全性模块可以集成到处理器中，或者可以是诸如TPM 2.0设备之类的分立设备。利用集成的安全性模块(也称为平台信任技术(PTT))，可以使能BIOS/固件以针对特定安全性特征公开特定硬件特征，包括安全指令、安全引导、防盗技术、身份保护技术、可信执行技术(TXT)和可管理性引擎技术以及诸如安全键盘和显示器之类的安全用户接口。
转到图17，示出了根据公开内容的实施例的示例性计算机系统的框图，该计算机系统利用包括用于执行指令的执行单元的处理器形成，其中互连中的一个或多个互连实现一个或多个特征。根据本公开，例如，在本文描述的实施例中，系统1700包括诸如处理器1702之类的部件，用于采用包括逻辑的执行单元来执行用于过程数据的算法。系统1700表示基于可从Intel公司(Santa Clara，California)获得的PENTIUM IIITM、PENTIUM 4TM、XeonTM、Itanium、XScaleTM和/或StrongARMTM微处理器的处理系统，但是也可以使用其他系统(包括具有其他微处理器的PC、工程工作站、机顶盒等)。在一个实施例中，样本系统1700执行可从Microsoft公司(Redmond，Washington)获得的WINDOWSTM操作系统的版本，但是也可以使用其他操作系统(例如，UNIX和Linux)、嵌入式软件和/或图形用户接口。因此，本公开的实施例不限于硬件电路和软件的任何特定组合。
实施例不限于计算机系统。本公开的替代实施例可以用在其他设备中，例如，手持设备和嵌入式应用。手持设备的一些示例包括蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)和手持PC。嵌入式应用可以包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中心、广域网(WAN)交换机或可以执行根据至少一个实施例的一个或多个指令的任何其他系统。
在该示出的实施例中，处理器1702包括一个或多个执行单元1708，以实现要执行至少一个指令的算法。可以在单处理器台式机或服务器系统的上下文中描述一个实施例，但是替代实施例可以包括在多处理器系统中。系统1700是“中心”系统架构的示例。计算机系统1700包括处理数据信号的处理器1702。作为一个说明性示例，处理器1702包括复杂指令集计算机(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实现指令集的组合的处理器或者任何其他处理器设备(例如，数字信号处理器)。处理器1702耦合到处理器总线1710，该处理器总线1710在处理器1702与系统1700中的其他部件之间传输数据信号。系统1700的元件(例如，图形加速器1712、存储器控制器中心1716、存储器1720、I/O控制器中心1744、无线收发器1726、闪速BIOS 1728、网络控制器1734、音频控制器1736、串行扩展端口1738、I/O控制器1740等)执行其被本领域技术人员公知的常规功能。
在一个实施例中，处理器1702包括1级(L1)内部高速缓冲存储器1704。取决于架构，处理器1702可以具有单个内部高速缓存或多级内部高速缓存。其他实施例包括内部高速缓存和外部高速缓存两者的组合，这取决于特定的实现方式和需求。寄存器文件1706用于在各种寄存器中存储不同类型的数据，该寄存器包括整数寄存器、浮点寄存器、向量寄存器、分组式寄存器、影子寄存器、检查点寄存器、状态寄存器以及指令指针寄存器。实施例可以经由处理器1702、I/O控制器中心1744、无线收发器1726和USB端口(例如，经由耦合到I/O控制器中心1744的USB控制器)来实现。
包括用于执行整数运算和浮点运算的逻辑的执行单元1708也驻留在处理器1702中。在一个实施例中，处理器1702包括用于存储微代码(μcode)的微代码ROM，该微代码在被执行时将执行用于特定宏指令或处理复杂场景的算法。这里，微代码潜在地是可更新的，以处理处理器1702的逻辑错误/修复。对于一个实施例，执行单元1708包括用于处理打包的指令集1709的逻辑。通过将打包的指令集1709连同执行指令的相关联的电路一起包括在通用处理器1702的指令集中，许多多媒体应用使用的操作可以使用通用处理器1702中的打包的数据来执行。因此，通过使用处理器的数据总线的完全宽度对打包的数据执行操作，来更高效地加速和执行许多多媒体应用。这潜在地消除了跨处理器的数据总线传送较小数据单元以执行一个或多个操作(一次一个数据元素)的需要。
执行单元1708的替代实施例还可以在微控制器、嵌入式处理器、图形设备、DSP和其他类型的逻辑电路中使用。系统1700包括存储器1720。存储器1720包括动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪速存储器设备或其他存储设备。存储器1720存储由要由处理器1702执行的数据信号表示的指令和/或数据。
注意，公开内容的实施例的前述特征或方面中的任一个可以用于图17中所示的一个或多个互连上。例如，用于耦合处理器1702的内部单元的管芯上互连(ODI)(未示出)实现了本文的公开内容的一个或多个方面。或者，公开内容的实施例关联于处理器总线1710(例如，Intel快速路径互连(QPI)或其他已知的高性能计算互连)，到存储器1720的高带宽存储器路径1718，到图形加速器1712的点对点链路1714(例如，符合快速外围部件互连(PCIe)的结构)，控制器中心互连1722，用于耦合其他所示部件的I/O或其他互连(例如，USB、PCI、PCIe)。这些部件的一些示例包括音频控制器1736、固件中心(闪速BIOS)1728、无线收发器1726、数据存储设备1724、包含用户输入和键盘接口1742的传统式I/O控制器1710、诸如通用串行总线(USB)之类的串行扩展端口1738以及网络控制器1734。数据存储设备1724可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪速存储器设备或其他大容量存储设备。
现在参考图18，示出了根据本公开的实施例的第二系统1800的框图。如图18所示，多处理器系统1800是点对点互连系统，并且包括经由点对点互连1850耦合的第一处理器1870和第二处理器1880。处理器1870和1880中的每个可以是处理器的某一版本。在一个实施例中，1852和1854是串行点对点相干互连结构的一部分，例如，Intel的快速路径互连(QPI)架构。因此，公开内容的实施例可以在QPI架构内实现。
虽然仅示出了两个处理器1870、1880，但是应该理解，本公开的范围不限于此。在其他实施例中，在给定的处理器中可以存在一个或多个附加处理器。
示出了处理器1870和1880分别包括集成存储器控制器单元1872和1882。处理器1870还包括作为其总线控制器单元的一部分的点对点(P-P)接口1876和1878；类似地，第二处理器1880包括P-P接口1886和1888。处理器1870、1880可以使用点对点(P-P)接口电路1878、1888经由P-P接口1850交换信息。如图18所示，IMC 1872和1882将处理器耦合到相应的存储器，即存储器1832和存储器1834，其可以是本地附接到相应处理器的主存储器的部分。
处理器1870、1880各自使用点对点接口电路1876、1894、1886和1898经由个体P-P接口1852、1854与芯片组1890交换信息。芯片组1890还沿着高性能图形互连1839经由接口电路1892与高性能图形电路1838交换信息。
共享高速缓存(未示出)可以包括在任一处理器中或两个处理器之外；但仍经由P-P互连与处理器连接，从而如果处理器被置于低功率模式，则处理器的本地高速缓存信息中的任一个或两者可以存储在共享高速缓存中。
芯片组1890可以经由接口1896耦合到第一总线1816。在一个实施例中，第一总线1816可以是外围部件互连(PCI)总线，或诸如快速PCI总线或另一第三代I/O互连总线之类的总线，但是本公开的范围不限于此。
如图18所示，各种I/O设备1814连同总线桥1818一起耦合到第一总线1816，该总线桥1818将第一总线1816耦合到第二总线1820。在一个实施例中，第二总线1820包括低引脚计数(LPC)总线。各种设备耦合到第二总线1820，包括例如键盘和/或鼠标1822、通信设备1827和诸如磁盘驱动器或其他大容量存储设备之类的存储单元1828，在一个实施例中该存储单元1828经常包括指令/代码和数据1830。此外，音频I/O 1824被示出为耦合到第二总线1820。注意，其他架构是可能的，其中所包括的部件和互连架构变化。例如，代替图18的点对点架构，系统可以实现多点总线或其他这样的架构。实施例可以经由处理器1870、1888、I/O设备1814、芯片组1890、通信设备1827和类似的部件来实现。
本文公开的(例如，机制的)实施例可以以硬件(例如，被编程为执行方法的计算机可以是如具体实施方式中描述的)、软件、固件或这些实现方法的组合来实现。公开内容的实施例可以实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性的存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可以执行程序代码以输入指令来执行本文描述的功能并生成输出信息。输出信息可以以已知的方式应用于一个或多个输出设备。出于本申请的目的，处理系统包括具有诸如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
程序代码可以以高级过程编程语言或面向对象的编程语言来实现，以与处理系统进行通信。如果需要，程序代码还可以以汇编语言或机器语言来实现。本文描述的机制不限于任何特定编程语言的范围。该语言可以是编译语言或解释语言。
可以通过存储在非暂时性机器可读介质上的代表性指令来实现至少一个实施例的一个或多个方面，该代表性指令表示处理器内的各种逻辑，当由机器读取时使得机器制造用于执行本文描述的技术的逻辑。这种表示(通常可以称为“IP核心”)可以存储在有形的机器可读介质上，并且提供给各种客户或制造设施以加载到制造逻辑或处理器的制造机器中。
这种机器可读存储介质可以包括但不限于由机器或设备制造或形成的物品的非暂时性的、有形的布置，包括以下存储介质：例如，硬盘，任何其他类型的盘(包括软盘、光盘、压缩盘只读存储器(CD-ROM)、压缩盘可重写(CD-RW)和磁光盘)，半导体器件(例如，只读存储器(ROM)、随机存取存储器(RAM)(例如，动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM))、可擦除可编程只读存储器(EPROM)、闪速存储器、电可擦除可编程只读存储器(EEPROM)、相变存储器(PCM))，磁卡或光卡，或适用于存储电子指令的任何其他类型的介质。
实施例
在一个实施例中，一种设备实现收发器以支持跨连接介质的非对称全双工通信。该设备和收发器包括：传输电路，其用于通过连接介质来接收传输输入并且经由超高速数据驱动器和低频周期信号(LFPS)发送器发送传输输入；以及接收器电路，其耦合到传输电路，该接收器电路用于通过低通滤波器将来自连接介质的接收到的信号滤波到LFPS接收器。该设备还可以包括：LFPS或基于LFPS的脉冲宽度调制消息传递(LBPM)编码器，其耦合到LFPS发送器；LFPS或LBPM解码器，其耦合到LFPS接收器；链路训练状态和状态机，其耦合到LFPS或LBPM编码器和LFPS或LBPM解码器。然后，传输电路可以在并入串出转换器处接收传输输入，该并入串出转换器将串行传输输入输出到超高速数据驱动器。超高速数据驱动器可以是通用串行总线(USB)超高速数据驱动器，并且连接介质可以是USB电缆。
在另一实施例中，一种设备实现收发器以支持跨连接介质的非对称全双工通信，其中，该设备包括：传输电路，其用于通过连接介质来接收串行传输输入并且经由低频周期信号(LFPS)发送器发送串行传输输入；以及接收器电路，其耦合到传输电路，该接收器电路用于通过低通滤波器将来自连接介质的接收到的信号滤波到LFPS接收器，并且通过高通滤波器将来自连接介质的接收到的信号滤波到超高速接收器。该实施例的设备还可以包括：LFPS或基于LFPS的脉冲宽度调制消息传递(LBPM)编码器，其耦合到LFPS发送器；LFPS或LBPM解码器，其耦合到LFPS接收器；以及链路训练状态和状态机，其耦合到LFPS或LBPM编码器和LFPS或LBPM解码器。传输电路在并入串出转换器处接收传输输入，该并入串出转换器将串行传输输入输出到超高速数据驱动器。超高速数据驱动器可以是通用串行总线(USB)超高速数据驱动器，并且连接介质是通用串行总线电缆。
在另一实施例中，一种方法由收发器实现以支持跨连接介质的非对称全双工通信。该方法包括：使能低频周期信号(LFPS)收发器；经由LFPS通过连接介质交换测通，以指示准备好进行操作；以及对通过连接介质的非对称全双工通信中的通信进行配置。该方法还可以包括：建立基于LFPS的脉冲宽度调制消息传递(LBPM)半双工操作中的LFPS链路以对通过连接介质的通信进行配置；通过连接介质执行超高速接收器训练，其中，LPBM用作反馈信道。超高速接收器训练可以是通用串行总线超高速训练。
虽然已经关于若干实施例描述了本发明，但是本领域技术人员将认识到，本发明不限于所描述的实施例，可以在所附权利要求的精神和范围内的修改和更改的情况下实践本发明。因此，说明书被认为是说明性的而非限制性的。

Claims (25)

1.一种用于实现收发器以支持跨连接介质的非对称全双工通信的设备，所述设备包括：
传输电路，其用于通过所述连接介质来接收传输输入并且经由超高速数据驱动器和低频周期信号(LFPS)发送器发送所述传输输入；以及
接收器电路，其耦合到传输电路，所述接收器电路用于通过低通滤波器将来自所述连接介质的接收到的信号滤波到LFPS接收器。
2.根据权利要求1所述的设备，还包括：
LFPS或基于LFPS的脉冲宽度调制消息传递(LBPM)编码器，其耦合到所述LFPS发送器。
3.根据权利要求2所述的设备，还包括：
LFPS或LBPM解码器，其耦合到所述LFPS接收器。
4.根据权利要求3所述的设备，还包括：
链路训练状态和状态机，其耦合到所述LFPS或LBPM编码器和所述LFPS或LBPM解码器。
5.根据权利要求1所述的设备，其中，所述传输电路在并入串出转换器处接收所述传输输入，所述并入串出转换器将串行传输输入输出到所述超高速数据驱动器。
6.根据权利要求1所述的设备，其中，所述超高速数据驱动器是通用串行总线(USB)超高速数据驱动器。
7.根据权利要求1所述的设备，其中，所述连接介质是通用串行总线电缆。
8.一种用于实现收发器以支持跨连接介质的非对称全双工通信的设备，所述设备包括：
传输电路，其用于通过所述连接介质来接收串行传输输入并且经由低频周期信号(LFPS)发送器发送所述串行传输输入；以及
接收器电路，其耦合到传输电路，所述接收器电路用于通过低通滤波器将来自所述连接介质的接收到的信号滤波到LFPS接收器，并且通过高通滤波器将来自所述连接介质的所述接收到的信号滤波到超高速接收器。
9.根据权利要求8所述的设备，还包括：
LFPS或基于LFPS的脉冲宽度调制消息传递(LBPM)编码器，其耦合到所述LFPS发送器。
10.根据权利要求9所述的设备，还包括：
LFPS或LBPM解码器，其耦合到所述LFPS接收器。
11.根据权利要求10所述的设备，还包括：
链路训练状态和状态机，其耦合到所述LFPS或LBPM编码器和所述LFPS或LBPM解码器。
12.根据权利要求9所述的设备，其中，所述传输电路在并入串出转换器处接收所述传输输入，所述并入串出转换器将串行传输输入输出到超高速数据驱动器。
13.根据权利要求8所述的设备，其中，超高速数据驱动器是通用串行总线(USB)超高速数据驱动器。
14.根据权利要求8所述的设备，其中，所述连接介质是通用串行总线电缆。
15.一种由收发器实现以支持跨连接介质的非对称全双工通信的方法，所述方法包括：
使能低频周期信号(LFPS)收发器；
经由LFPS通过所述连接介质交换测通，以指示准备好进行操作；以及
对通过所述连接介质的非对称全双工通信中的通信进行配置。
16.根据权利要求15所述的方法，还包括：
建立基于LFPS的脉冲宽度调制消息传递(LBPM)半双工操作中的LFPS链路，以对通过所述连接介质的通信进行配置。
17.根据权利要求15所述的方法，还包括：
通过所述连接介质执行超高速接收器训练，其中，所述LPBM用作反馈信道。
18.根据权利要求17所述的方法，其中，所述超高速接收器训练是通用串行总线超高速训练。
19.一种包括收发器以支持跨连接介质的非对称全双工通信的系统，所述系统包括：
非暂时性存储设备；
电池，其用于向所述非暂时性存储设备和处理设备提供电力；
处理设备，其耦合到所述非暂时性存储设备和所述电池，所述处理设备耦合到传输电路和接收器电路，所述传输电路用于通过所述连接介质来接收传输输入并且经由超高速数据驱动器和低频周期信号(LFPS)发送器发送所述传输输入，所述接收器电路耦合到传输电路，所述接收器电路用于通过低通滤波器将来自所述连接介质的接收到的信号滤波到LFPS接收器。
20.根据权利要求19所述的系统，其中，所述收发器还包括：
LFPS或基于LFPS的脉冲宽度调制消息传递(LBPM)编码器，其耦合到所述LFPS发送器。
21.根据权利要求20所述的系统，其中，所述收发器还包括：
LFPS或LBPM解码器，其耦合到所述LFPS接收器。
22.根据权利要求21所述的系统，其中，所述收发器还包括：
链路训练状态和状态机，其耦合到所述LFPS或LBPM编码器和所述LFPS或LBPM解码器。
23.根据权利要求19所述的系统，其中，所述传输电路在并入串出转换器处接收所述传输输入，所述并入串出转换器将串行传输输入输出到所述超高速数据驱动器。
24.根据权利要求19所述的系统，其中，所述超高速数据驱动器是通用串行总线(USB)超高速数据驱动器。
25.根据权利要求19所述的系统，其中，所述连接介质是通用串行总线电缆。
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