CN105027444B - 集成时钟差分缓冲 - Google Patents

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Abstract

具有第一时钟比的第一锁相环(PLL)电路被耦合以接收输入差分时钟信号并生成第一参考时钟信号。具有第二时钟比的第二PLL电路被耦合以接收输入差分时钟信号并生成第二参考时钟信号。第一组时钟信号输出缓冲器被耦合以接收第一参考时钟信号并提供对应的第一差分参考时钟信号。第二组时钟信号输出缓冲器被耦合以接收第二参考时钟信号并提供第二差分参考时钟信号。第一和第二PLL电路、和第一和第二组输出缓冲器驻留在集成电路封装中，该集成电路封装具有管芯以接收至少第一差分参考时钟信号。

Description

集成时钟差分缓冲
优先权
本申请要求2013年6月27日提交的Choupin Huang、Vijaya K.Boddu、StephanRusu和Nicholas B.Peterson的题为“INTEGRATED CLOCK DIFFERENTIAL BUFFERING(集成时钟差分缓冲)”的美国专利申请No.13/929,164的优先权，该申请的全部内容通过引用结合于此；并进一步要求2013年3月15日提交的Choupin Huang、Vijaya K.Boddu、StephanRusu和Nicholas B.Peterson的题为“CLOCK DIFFERENTIAL BUFFERING(时钟差分缓冲)”的美国临时专利申请No.61/799,748的优先权，该申请的全部内容通过引用结合于此。
技术领域
本发明的实施例涉及用于时钟信号缓冲的技术。更具体地，本发明的实施例涉及用于将时钟信号提供至高度集成的电路的技术。
背景
随着增加的集成和/或增加的输入/输出(I/O)需求，到处理器管芯入口的参考时钟信号的数量增加。一个方法在于提供附加的外部时钟信号，但由于差分时钟信号和增加的参考时钟需求，引脚的数量和增加的布线复杂度可能很快变得不切实际。
附图说明
本发明的各实施例在各附图中是以示例方式而非限定方式示出的，在附图中相同的附图标记指代相同的要素。
图1是采用完全集成的时钟差分缓冲器(FICDB)的处理器时钟解决方案的一个实施例的框图。
图2是完全集成的时钟差分缓冲器(FICDB)的一个实施例的框图。
图3A是在集成电路封装中并位于热沉覆盖区域之外的FICDB的概念图。
图3B是在集成电路封装中并位于热沉覆盖区域之内的FICDB的概念图。
图4是在插槽腔(socket cavity)中的集成电路封装中的FICDB的概念图。
图5示出了包括外围组件快速互连(PCIe)兼容架构的计算系统的实施例。
图6示出包括分层堆栈的PCIe兼容互连架构的实施例。
图7示出了在互连架构中生成或接收的PCIe兼容请求或分组的实施例。
图8示出了PCIe兼容互连架构的发射器和接收器对的实施例。
图9示出计算系统的框图的实施例。
图10示出计算系统的框图的另一实施例。
图11示出计算系统的框图的另一实施例。
详细描述
在以下描述中，陈述了多个具体细节。然而，本发明的各实施例可以在没有这些具体细节的情况下实施。在其他实例中，未详细示出公知的电路、结构以及技术，以免使对本描述的理解模糊。
本文所描述的是完全集成的时钟差分缓冲器(FICDB)，其可用于将参考时钟信号提供至例如，高速(I/O)互连、处理核、存储器等等。在一个实施例中，来自FICDB的参考时钟差分对被提供至每个管芯入口(entry)以为高速串行链路提供高品质参考时钟。这还可降低与其他时钟分配技术相关联的性能风险。在一个实施例中，FICDB可提供具有良好可控的参考时钟漂移(或差分抖动)的有效解决方案，因为仅一个参考时钟差分对从时钟源传送至芯片插槽。
在一个实施例中，FICDB可以是扁平封装部分(例如，微球栅阵列封装)、或可以是安装在处理核基板上的倒装芯片的裸片。在一个实施例中，LC锁相环(PLL)输出差分缓冲器(可具有单独的输出使能控制)、输入时钟对、控制电路(例如，支持PWRGD#/PWRGD)。在一个实施例中，利用自适应PLL带宽。在一个实施例中，控制逻辑与除功率良好的信号之外的处理核耦合(例如，支持PWRGD#/PWRGD)。在一个实施例中，从相同的电源提供FICDB的所有数字和模拟电源。
图1是采用完全集成的时钟差分缓冲器(FICDB)的处理器时钟解决方案的一个实施例的框图。图1的示例示出了单个处理核管芯和伴随管芯，伴随管芯可以是与处理核耦合的任何类型的管芯。图1的示例被简化以示出FICDB的操作并且利用本文所描述的技术可支持任何数量的管芯。
封装100可接收来自外部源(图1中未示出)的输入差分时钟信号。差分时钟源可以是本领域已知的任何类型并且可通过引脚或任何类型的外部连接器提供至内部部件(例如，处理核、存储器、控制逻辑)。输入差分时钟信号可以是任何频率(例如，100MHz、200MHz、50MHz)，FICDB 120接收输入差分时钟信号。
在一个实施例中，FICDB 120接收输入差分时钟信号并将多个参考差分时钟对提供至处理管芯140和/或伴随管芯160。由FICDB 120提供的参考差分时钟对可以是与输入差分时钟信号相同的频率和/或是输入差分时钟信号的频率的倍数(整数和/或小数)。在图2中更详细地描述了FICDB 120的一个实施例。
通过该配置，FICDB 120为处理核和/或需要大量的参考时钟入口以支持例如高速I/O链路和带宽的其他部件提供稳健参考时钟解决方案。FICDB 120还传递参考时钟信号并且具有比依赖于长度匹配的现有解决方案和/或其他解决方案更好的到处理核和/或其他部件的时钟对之间的可控漂移。
处理核140被设计用于可由FICDB 120提供的任何数量的参考时钟对。图1的示例示出了六个参考时钟对，但可支持任何数量的参考时钟对。而且，虽然图1的示例包括处理核140，但可以类似的方式支持利用参考时钟对的任何其他集成部件(例如，片上系统、处理器、多个处理器、互连控制器、系统控制逻辑)。
在一个实施例中，FICDB 120还将参考时钟对提供至伴随管芯160，伴随管芯160可以是利用处理器核140进行操作的任何类型的伴随管芯。例如，伴随管芯160可以是存储器、缓存存储器、协处理器、安全处理器、网络接口、桥接电路等。在一个实施例中，管芯上链路150提供处理核140和伴随管芯160之间的链路并可利用由FICDB 120提供的参考时钟信号。可在单个封装中重复图1的部件中的一个或多个。
图2是完全集成的时钟差分缓冲器(FICDB)的一个实施例的框图。图2的示例包括有限数量的PLL；然而，可支持任何数量的PLL并且可提供任何数量的差分参考时钟信号。
在一个实施例中，FICDB 210包括控制逻辑220和任何数量的PLL(例如，250、260)。控制逻辑220接收与从外部源(图2中未示出)接收的输入差分时钟信号有关的外部信号。在一个实施例中，通过缓冲器225缓冲输入差分时钟信号(例如，CLK和CLK#)。
控制逻辑220可接收指示输入差分时钟信号的一个或多个控制信号。这些控制信号可包括，例如，指示电源正提供充足的操作电压(例如，PWRGD,PWRGD#)的信号、自适应带宽信号(多个)、SDA和/或SCL中的一个或多个。在一个实施例中，从处理核接收控制信号；然而，也可从其他源接收控制信号。
PLL(例如，250、260)接收输入差分时钟信号并生成与该输入差分时钟信号同步的输出信号。在一个实施例中，PLL(例如，250、260)是串行同步控制器(SSC)兼容设备。PLL可提供不同比值，例如，PLL 250可以是1:1PLL且PLL 260可以是1:2PLL。也可支持其他和/或更多比值。
在一个实施例中，控制逻辑220控制PLL 250、PLL 260和复用器270。复用器270进行操作以在输入差分时钟信号和来自1:1复用器(例如，250)的输出信号之间选择。来自复用器270的输出信号向任何数量的输出缓冲器280提供输入信号，输出缓冲器280提供差分时钟信号。类似地，来自PLL 260的输出信号将向任何数量的输出缓冲器290提供输入信号，输出缓冲器290以PLL 260的比值(例如，2:1)提供差分时钟信号。
在一个实施例中，管芯(在图2中未示出)的每个时钟入口具有在FICDB 210中的对应的输出缓冲器(例如，280、290)。返回至图1的示例，对于处理核140和伴随管芯160的每个时钟入口，存在在FICDB 210中的对应的输出缓冲器。
图3A是在热沉覆盖区域外的集成电路封装中的FICDB的概念图。在图3A的示例中，处理器核340设置在封装310中。虽然示出了一个处理器核，但可类似地包括任何数量的处理器核和/或FICDB。
在图3A的示例中，处理核340位于集成热沉(通过320示出该集成热沉的覆盖区域)下方。在一个实施例中，FICDB 350驻留在集成热沉覆盖区域之外。
图3B是在热沉覆盖区域中的集成电路封装中的FICDB的概念图。在图3B的示例中，处理器核345设置在封装315中。虽然示出了一个处理器核，但可类似地包括任何数量的处理器核和/或FICDB。
在图3B的示例中，处理核345位于集成热沉(通过325示出该集成热沉的覆盖区域)下方。在一个实施例中，FICDB 355驻留在集成热沉覆盖区域之内。
图4是在热沉覆盖区域中的集成电路封装中的FICDB的概念图。在图4的示例中，FICDB 450位于集成热沉(通过420示出该集成热沉的覆盖区域)下方。在一个实施例中，FICDB 450驻留在集成热沉覆盖区域之内。
在一个实施例中，本文所描述的FICDB用于将时钟信号提供至包括高速串联输入/输出(I/O)接口的电路。例如，这些接口可以是外围部件互连(PCI)和/或快速PCI(PCIe)接口。可类似地支持其他链路协议。可在接收来自本文所描述的FICDB的参考时钟信号的封装内的一个或多个集成电路管芯上实现以下所描述的系统的部件中的一个或多个。
PCIe的主要目标是使得来自不同供应商的各组件和器件能够在开放架构中互操作，横跨多个市场细分；客户机(台式机和移动)、服务器(标准和企业)以及嵌入式和通信设备。快速PCI是针对各种各样的将来计算和通信平台定义的高性能、通用I/O互连。
一些PCI属性，如其使用模型、加载-存储架构、以及软件接口，已通过其各版本得到维持，而先前的并行总线实现已被高度可缩放、完全串行的接口所替换。PCI快速的更新近版本利用点对点互连、基于交换机的技术、以及分组化协议的进步，来产生新的性能水平和特征。功率管理、服务质量(QoS)、热插拔/热切换支持、数据完整性、以及出错处理是PCI快速所支持的高级特征中的一些。
参考图5，示出了由互连一组部件的点对点链路组成的结构的实施例。系统500包括耦合到控制器中枢515的处理器505和系统存储器510。处理器505包括任何处理元件，如微处理器、主处理器、嵌入式处理器、协处理器、或其他处理器。处理器505通过前侧总线(FSB)506耦合到控制器中枢515。在一个实施例中，如下所述，FSB 506是串行点对点互连。在另一实施例中，链路506包括兼容不同的互连标准的串行、差分互连架构。
系统存储器510包括任何存储器设备，如随机存取存储器(RAM)、非易失性(NV)存储器、或可由系统500中的器件访问的其他存储器。系统存储器510通过存储器接口516耦合到控制器中枢516。存储器接口的示例包括双数据率(DDR)存储器接口、双通道DDR存储器接口、以及动态RAM(DRAM)存储器接口。
在一个实施例中，控制器中枢515是快速外围部件互连(PCIe或PCIE)互连分层结构中的根中枢、根联合体、或根控制器。控制器中枢515的示例包括芯片组、存储器控制器中枢(MCH)、北桥、互连控制器中枢(ICH)、南桥、以及根控制器/中枢。通常，术语芯片组指的是两个物理上分开的控制器中枢，即耦合到互连控制器中枢(ICH)的存储器控制器中枢(MCH)。注意，当前系统通常包括与处理器505集成在一起的MCH，而控制器515用于按下述类似的方式与I/O设备通信。在一些实施例中，通过根联合体515可任选地支持对等路由。
在此，控制器中枢515通过串行链路519耦合到交换机/桥接器520。输入/输出模块517和521(也可被称为接口/端口517和521)包括/实现用于提供控制器中枢515与交换机520之间的通信的分层协议栈。在一个实施例中，多个设备能够被耦合到交换机520。
交换机/桥接器520将来自设备525的分组/消息上行地路由(即沿分层结构向上朝根联合体)、(即，沿分层结构向下远离根控制器)至控制器中枢515，并从控制器505或系统存储器510下行地(沿分层结构向下远离根控制器)路由至设备525。在一个实施例中，交换机520被称为多个虚拟PCI到PCI桥接设备的逻辑部件。设备525包括要耦合到电子系统的任何内部或外部设备或部件，诸如I/O设备、网络接口控制器(NIC)、插卡、音频处理器、网络处理器、硬盘驱动器、存储设备、CD/DVD ROM、监视器、打印机、鼠标、键盘、路由器、便携式存储设备、火线设备、通用串行总线(USB)设备、扫描仪、以及其他输入/输出设备。通常，在PCIe常用语中，诸如设备，被称为端点。虽然并未具体示出，但设备525可包括用于支持传统或其他版本PCI设备的PCIe到PCI/PCI-X桥接器。PCIe中的端点设备通常被分类成传统、PCIe、或根联合体集成端点。
图形加速器530也通过串行链路532耦合到控制器中枢515。在一个实施例中，图形加速器530耦合到MCH，MCH耦合到ICH。交换机520以及相应的I/O设备525随后耦合到ICH。I/O模块531和518也用于实现分层协议栈，以用于在图形加速器530与控制器中枢515之间通信。类似于以上的MCH讨论，图形控制器或图形加速器530本身可集成在处理器505中。
转向图6，示出了分层协议栈的实施例。分层协议栈600包括任何形式的分层通信栈，诸如快速路径互连(QPI)栈、PCIe栈、下一代高性能计算互连栈、或其他分层栈。虽然以下紧接的讨论涉及PCIe堆栈，但相同的概念可应用于其他互连堆栈。在一个示例中，协议栈600是包括事务层605、链路层610、以及物理层620的PCIe协议栈。表示为通信协议栈也可被称为实现/包括协议栈的模块或接口。
快速PCI使用分组在各组件之间传达信息。分组被形成于事务层605和数据链路层610中以将信息从发送组件携带至接收组件。随着发送的分组流过其它层，它们被扩充以具有在那些层处理分组所需的附加信息。在接收侧，逆过程发生并且分组从其物理层620表示被转变为数据链路层610表示，并最终(对于事务层分组)被转变为可由接收设备的事务层605处理的形式。
在一个实施例中，事务层605用于提供设备的处理核与互连架构(诸如数据链路层610和物理层620)之间的接口。就此而言，事务层605的主要责任是对分组(即，事务层分组，或TLP)的组装和分解。事务层605通常管理TLP的信用基础流控制。PCIe实现拆分事务，即请求和响应由时间分开的事务，从而允许链路在目标设备收集响应的数据时携带其他话务。
另外，PCIe利用基于信用的流控制。在这一方案中，设备广告事务层605中的接收缓冲区中的每一个的初始信用量。在链路相对端处的外部设备(诸如，控制器中枢)计数由每个TLP消耗的信用数量。如果事务没有超出信用限制，则该事务可被传送。在接收到响应后，信用量恢复。信用方案的优点是信用返回的等待时间不影响性能，假定没有遇到信用限制的话。
在一个实施例中，四个事务地址空间包括配置地址空间、存储器地址空间、输入/输出地址空间、以及消息地址空间。存储器空间事务包括向存储器映射的位置/从存储器映射的位置转移数据的读请求和写请求中的一个或多个。在一个实施例中，存储器空间事务能够使用两个不同的地址格式，例如短地址格式(如32位地址)或长地址格式(如64位地址)。配置空间事务被用于访问PCIe设备的配置空间。到配置空间的事务包括读请求和写请求。消息空间事务(或仅消息)被定义为支持PCIe代理之间的带内通信。
因此，在一个实施例中，事务层605组装分组头部/净荷606。当前分组头部/净荷的格式可在PCIe规范网站处的PCIe规范中找到。
快速参考图7，示出了PCIe事务描述符的实施例。在一个实施例中，事务描述符700是用于携带事务信息的机制。就此而言，事务描述符700支持系统中事务的标识。其他可能用途包括跟踪默认事务排序的修改和事务与信道的关联。
事务描述符700包括全局标识符字段702、属性字段704以及信道标识符字段706。在所示示例中，全局标识符字段702被示为包括局部事务标识符字段708和源标识符字段710。在一个实施例中，全局事务标识符702对所有未完成请求而言是唯一的。
根据一个实现，局部事务标识符字段708是由请求代理所生成的字段，并且它对于需要对该请求代理完成的所有未完成的请求而言是唯一的。此外，在该示例中，源标识符710唯一地标识PCIe分层结构内的请求方代理。因此，与源ID 710一起，局部事务标识符708字段提供事务在分层结构域内的全局标识。
属性字段704指定事务的特性和关系。就此而言，属性字段704潜在地被用来提供允许修改事务的默认处理的附加信息。在一个实施例中，属性字段704包括优先级字段712、保留字段714、排序字段716以及无监视字段718。在此，优先级子字段712可由发起者修改以向事务分配优先级。保留属性字段714被保留以供将来使用或供应商定义的用途。使用优先级或安全属性的可能的使用模型可以使用该保留属性字段来实现。
在该示例中，排序属性字段716被用来提供传达可修改默认排序规则的排序的类型的可任选信息。根据一个示例实现，排序属性“0”表示要应用默认排序规则，其中排序属性“1”表示默认排序，其中写可在同一方向上传递多个写，并且读完成可以在同一方向上传递多个写。监听属性字段718被用来确定事务是否被监听。如图所示，信道ID字段706标识事务与之相关联的信道。
链路层610(也被称为数据链路层610)担当事务层605与物理层620之间的中间阶段。在一个实施例中，数据链路层610的责任是提供用于在链路的两个组件之间交换事务层分组(TLP)的可靠机制。数据链路层610的一侧接受事务层605所组装的TLP，应用分组序列标识符611(即标识号或分组号)，计算并应用错误检测码(即CRC612)，并将经修改的TLP提交给物理层620以供跨物理层传输给外部设备。
在一个实施例中，物理层620包括用于将分组物理地传送给外部设备的逻辑子块621和电气子块622。在此，逻辑子块621负责物理层621的“数字”功能。就此而言，逻辑子块包括用于准备外出信息以供物理子块622传输的传送部分以及用于在将接收到的信息传递给链路层610之前标识并准备该接收到的信息的接收机部分。
物理块622包括发射机和接收机。由逻辑子块621来给发射机提供码元，发射机将这些码元串行化并向外部设备传送。来自外部设备的串行化的码元被提供给接收机，并且接收机将接收到的信号转换成位流。位流被解串行化并被提供给逻辑子块621。在一个实施例中，采用8b/10b传输码，其中10位码元被传送/接收。在此，特殊码元被用于将分组分成各个帧623。另外，在一个示例中，接收机还提供从传入串行流恢复的码元时钟。
如上所述，虽然参考PCIe协议栈的特定实施例讨论了事务层605、链路层610以及物理层620，但分层协议栈不限于此。实际上，任何分层协议可被包括/实现。作为示例，被表示为分层协议的端口/接口包括：(1)用于组装分组的第一层，即事务层；用于将分组序列化的第二层，即链路层；以及用于传送分组的第三层，即物理层。作为特定示例，利用通用标准接口(CSI)分层协议。
接着参考图8，示出了PCIe串行点对点结构的实施例。虽然示出了PCIe串行点对点链路的实施例，但串行点对点链路不限于此，因为它包括用于传送串行数据的任何传输路径。在所示实施例中，基本PCIe链路包括两个低电压的、差分地驱动的信号对：传送对806/811和接收对812/807。因此，设备805包括用于将数据传送给设备810的传输逻辑806和用于从设备810接收数据的接收逻辑807。换言之，在PCIe链路中包括两个传输路径(即，路径816和817)和两个接收路径(即，路径818和819)。
传输路径可以指用于传送数据的任何路径，如传输线、铜线、光学线路、无线通信信道、红外通信链路、或其他通信路径。诸如设备805和设备810的两个设备之间的连接被称为链路，如链路415。链路可以支持一条通道(lane)——每条通道表示一组差分信号对(一个对用于传输，一个对用于接收)。为了扩展带宽，链路可以聚集表示为xN的多条通道，其中N是任何所支持的链路宽度，如1、2、4、8、12、16、32、64或更宽。
差分对指的是用于传输差分信号的两个传输路径，诸如路线816和817。作为示例，在路线816从低电平转换为高电平(即上升沿)时，路线817从高逻辑电平驱动到低逻辑电平(即，下降沿)。差分信号潜在地证明了更好的电特性，诸如更好的信号完整性，即，交叉耦合、电压过冲/下冲、振铃等。这允许实现更快传输频率的更好的时序窗口。
注意，如上所述，可在任何电子设备和系统中实现上述装置、方法以及系统。作为具体说明，以下附图提供了用于利用在此描述的发明的示例性系统。在用更多细节描述以下系统时，公开、描述以及重访了来自以上讨论的多个不同的互连。并且如显而易见的，上述进步可适用于这些互连、构造、或架构中的任一个。
现在参照图9，示出了驻留在根据本发明的实施例的计算系统中的部件的框图。如图9所示，系统900包括这些部件的任何组合。这些部件可被实现为适配于计算系统中的IC、IC的部分、分立电子设备、或其他模块、逻辑、硬件、软件、固件、或他们的组合，或被实现为以其他方式包含在计算机系统的机壳中的部件。还要注意的是，图9的框图旨在显示计算机系统的很多部件的高级视图。然而，将理解，在其他实现中，可省略所示部件中的一些，可存在附加的部件，并且可出现所示部件的不同布局。因此，可在以下所示或所描述的互连中的一个或多个的任何部分中实现上述本发明。
如图9所示，在一个实施例中，处理器910包括微处理器、多核处理器、多线程处理器、超低电压处理器、嵌入式处理器、或其他已知的处理元件。在所示的实现中，处理器910充当用于与系统900的各个部件中的多个通信的系统主处理单元和中央中枢。作为一个示例，处理器900被实现为芯片上的系统(SoC)。作为特定的说明性示例，处理器910可以是基于架构核TM的处理器(诸如，i3、i5、i7)或可从美国加利福尼亚州圣克拉拉市的英特尔公司得到的另一个此类处理器。然而，可以理解，诸如从加利福尼亚州桑尼维尔的高级微设备公司(AMD)可得到的其他低功率处理器、来自加利福尼亚州桑尼维尔的MIPS技术公司的基于MIPS的设计、由ARM控股公司或其客户授权的基于ARM的设计、或其授权许可方或采纳方可代替驻留在其他实施例中，诸如苹果A5/A6处理器、高通骁龙处理器、或TI OMAP处理器。值得注意的是，此类处理器的许多客户版本被修改或改变；然而，，它们可以支持或识别特定的指令集，该特定的指令集执行由处理器许可方所陈述的定义的算法。此处，所述微架构实现可能会有不同，但是处理器的架构功能通常是一致的。将在下面进一步讨论关于在一个实现中的处理器910的架构和操作的某些细节，以提供说明性的示例。
在一个实施例中，处理器910与系统存储器915通信。作为说明性示例，该示例在实施例中可经由多个存储器设备实现以提供给定量的系统存储器。作为示例，存储器可按照电子设备工程联合委员会(JEDEC)的基于低功率双数据速率(LPDDR)的设计，如根据JEDECJESD209-2E(2009年4月公布)的当前的LPDDR2标准，或将提供对LPDDR2的扩展以增加带宽的被称为LPDDR3或LPDDR4的下一代LPDDR标准。在各个实现中，各个存储器设备可以是不同的封装类型，如单管芯封装(SDP)、双管芯封装(DDP)或四管芯封装(Q17P)。在一些实施例中，这些设备被之间焊接到母板上以提供低以提供较低剖面解决方案，而在其他实施例中，这些设备被配置为一个或多个存储器模块，一个或多个存储器模块又通过给定的连接器耦合至主板。当然，其他存储器实现也是可能的，诸如其他类型的存储器模块，例如，包括但不限于microDIMM、MiniDIMM的不同品种的双列直插存储器模块(DIMM)。在特定的说明性实施例中，存储器的尺寸被设计为在2GB和16GB之间，并且可被配置为DDR3LM封装或经由球栅阵列(BGA)焊接到母板上的LPDDR2或LPDDR3存储器。
为了提供信息(诸如数据、应用、一个或多个操作系统等等)的持久存储，大容量存储920还可耦合至处理器910。在各个实施例中，为了实现更薄且更轻的系统设计以及改善系统响应性，可经由SSD实现该大容量存储。然而，在其他实施例中，大容量存储可主要使用具有的硬盘驱动器(HDD)来实现，该较小量的SSD存储充当用于实现上下文状态和其它此类信息的非易失性存储的SSD缓存，使得可在重新启动系统活动时发生快速上电。也如图9所示，闪存设备922可例如经由串行外围接口(SPI)耦合至处理器910。该闪存设备可提供包括基本输入/输出软件(BIOS)的系统软件的非易失性存储以及系统的其它固件。
在各个实施例中，系统的大容量存储通过SSD单独实现或被实现为具有SSD缓存的磁盘、光或其他驱动器。在一些实施例中，大容量存储被实现为SSD或与恢复(RST)缓存模块一起被实现为HDD。在各个实现中，HDD提供的硬盘驱动器提供用于存储的320GB-4千兆字节(TB)及以上的存储而将RST缓存通过具有24GB-256GB的容量的SSD实现。值得注意的是，此类SSD缓存可被配置为单级缓存(SLC)或多级缓存(MLC)选项以提供适当的响应性水平。在仅SSD选项中，该模块可被安置在各种位置中，诸如，在mSATA或NGFF槽中。作为示例，SSD具有从120GB-1TB范围的容量。
各种输入/输出(IO)设备可存在于系统900中。在图9中特别示出了显示器924，显示器924可以是配置在机壳的盖部中的高清LCD或LED面板。该显示面板还可提供例如外部地适配于显示面板上的触摸屏925，使得经由用户与该触摸屏的交互，用户输入可被提供至系统以实现例如关于信息的显示、信息的访问等等的期望的操作。在一个实施例中，显示器924可经由可被实现为高性能图形互连的显示互连耦合至处理器910。触摸屏925可经由另一互连(在实施例中，可以是I2C互连)耦合至910。如在图9中进一步显示的，除触摸屏925之外，还可经由触摸板930发生借助于触摸的用户输入，触摸板930可被配置在机壳内并且可耦合至与触摸屏925相同的I2C互连。
显示面板可以多种模式进行操作。在第一模式下，显示面板可以透明状态布置，其中显示面板对可见光是透明的。在各个实施例中，除了围绕周边的边框，大多数显示面板可以是显示器。当系统在笔记本中进行操作并且显示面板在透明状态下进行操作时，用户可看见呈现在显示面板上的信息的同时，还能够看见在显示器后面的物体。此外，可由位于显示器后面的用户观看显示在显示面板上的信息。或显示面板的操作状态可以是不透明状态，其中可见光不传输穿过显示面板。
在平板电脑模式下，该系统被折叠关闭，使得在显示面板的后显示表面置于一位置中，从而当底部面板的底部表面被搁在一个表面上或由用户拿着时其面向外朝向用户。在操作的平板电脑模式下，后显示表面执行显示器和用户界面的作用，因为该表面可具有触摸屏功能并可以执行传统触摸屏设备(诸如，平板电脑设备)的其它已知功能。为此，显示面板可包括设置在触摸屏层和前显示表面之间的透明度调节层。在一些实施例中，透明度调节层可以是电至变色层(EC)、LCD层、或EC和LCD层的组合。
在各个实施例中，显示器可以是不同尺寸的，例如，11.6"或13.3"屏幕，并且可具有16:9长宽比，并且至少300尼特亮度。而且，显示器可以是是全高清(HD)分辨率(至少1920×1080p)，与嵌入式显示端口(eDP)兼容，并且是具有面板自刷新功能的低功率面板。
关于触摸屏性能，该系统可提供是多点触摸电容性的并且至少5个手指能用的多点触摸显示面板。并且在一些实施例中，显示器可以是10个手指能用。在一个实施例中，触摸屏被容纳在低摩擦的防损坏且防刮的玻璃和涂层(例如，Gorilla玻璃TM或大猩猩玻璃2TM)中以减少“手指灼伤(finger burn)”并且避免“手指跳跃(finger skipping)”。为了提供增强的触摸体验和响应性，在一些实现中，触摸面板具有多点触控功能(诸如在双指缩放期间的小于2帧(30Hz)每静态视图)，和具有200毫秒(手到指针的滞后)的小于1厘米每帧(30Hz)的单点触摸功能。在一些实现中，显示器支持具有与面板表面齐平的最小屏幕挡板的边到边玻璃，和当使用多点触摸时有限的10个干扰。
为了感知计算和其他目的，各种传感器可存在于系统中并且可以不同的方式耦合至处理器910。某些惯性和环境传感器可通过传感器中枢940例如经由I2C互连耦合至处理器910。在图9所示的实施例中，这些传感器可包括加速度计941、环境光传感器(ALS)942、罗盘943和陀螺仪944。其它环境传感器可以包括一个或多个温度传感器946，在一些实施例中，一个或多个温度传感器946经由系统管理总线(SMBus)总线耦合至处理器910。
使用存在于平台中的各种惯性和环境传感器，可实现多种不同用例。这些用例实现包括感知计算的高级计算操作并且还允许有关电源管理/电池寿命、安全性和系统响应性的增强。
例如，有关电源管理/电池寿命问题，至少部分地基于来自环境光传感器的信息，确定在平台的位置中的环境光条件并且相应地控制显示的亮度。因此，在某些光条件下降低了在操作显示器时消耗的功率。
关于安全操作，基于从传感器获得的上下文信息(诸如，位置信息)，可确定用户是否被允许访问某些安全文档。例如，用户可被允许在工作场所或归属位置访问此类文件。然而，当平台然驻留在公共位置时，阻止用户访问此类文件。在一个实施例中，该决定是基于例如经由GPS传感器或地标的相机识别确定的位置信息。其它安全操作可包括提供在彼此的接近范围中的设备(例如，如本文所述的便携式平台与用户的台式计算机、移动电话等等)的配对。在一些实现中，当这些设备由此配对时，经由近场通信实现某些共享。然而，当设备超过一定范围时，此类共享可被禁用。此外，当使本文所描述的平台与智能电话配对时，警报可被配置成当设备移动多于彼此的预定距离时，当位于公共位置时被触发。相反，当这些成对的设备处于安全位置(例如工作场所或归属位置)时，设备可超过该预定限制而不触发该警报。
还可使用传感器信息增强响应性。例如，即使当平台处于低功率状态时，传感器仍可被启用以在相对低频率下运行。因此，确定例如如由惯性传感器、GPS传感器等等确定的平台的位置的任何变化。如果没有此类变化被登记，则发生到在前的无线中枢(例如，Wi-FiTM接入点或类似的无线使能器)更快的连接，因为在这种情况下不需要扫描可用的无线网络资源。因此，当实现从低功率状态唤醒时实现更高水平的响应性。
将理解，可使用经由本文所描述的平台中的集成传感器获得的传感器信息实现许多其他用例，并且以上示例仅为了说明的目的。使用本文所描述的系统，感知计算系统可允许添加包括手势识别的备用输入形式，并使该系统能够感测用户的操作和意图。
在一些实施例中，可存在一个或多个红外或其他热感测元件或用于感测用户的存在或移动的任何其他元件。此类感测元件可包括一起工作、按顺序工作、或以上两者的多个不同元件。例如，感测元件包括提供初始感测(诸如，光或声音投射)的元件，在初始感测之后通过飞行照相机的超声时间或图案化光相机感测姿势检测。
而且，在一些实施例中，系统包括用于产生照明线的光发生器。在一些实施例中，该线提供关于虚拟边界(即，在空间中的虚构的或虚拟的位置)的视觉提示，其中用户的穿过或打破虚拟边界或平面的动作被解释为与计算系统接合的意图。在一些实施例中，照明线可随着计算系统转变到关于用户的不同状态下而改变颜色。照明线可用于为用户提供空间中的虚拟边界的视觉提示，并且可被系统用于确定关于用户的计算机的状态的转变，包括确定用户希望何时与计算机接合。
在一些实施例中，计算机感测用户位置并进行操作以通过虚拟边界将用户的手的移动解释为指示用户与计算机接合的意图的手势。在一些实施例中，在用于穿过虚拟线或平面时由光发生器生成的光可变化，从而提供向用户提供用户已进入用于提供手势以向计算机提供输入的区域的视觉反馈。
显示屏可提供关于用户的计算系统的状态的转变的可视指示。在一些实施例中，第一屏幕被提供处于第一状态，在第一状态下由系统诸如通过使用一个或多个感测元件感测用户的存在。
在一些实现中，系统起诸如通过面部识别感测用户身份的作用。此处，第二屏幕可被提供处于第二状态，在第二状态下计算系统已识别用户身份，其中该第二屏幕向用户提供用户已转变到新状态的视觉反馈。可在第三状态下可发生到第三屏幕的转变，在第三状态下用户已确认用户的识别。
在一些实施例中，计算系统可使用转变机制来为用户确定虚拟边界的位置，其中虚拟边界的位置可随用户和上下文而改变。计算系统可生成光(诸如照明线)以指示用于与系统接合的虚拟边界。在一些实施例中，计算系统可处于等待状态，并且可以第一颜色产生光。计算系统可诸如通过使用感测元件感测用户的存在和移动来检测用户是否已达到穿过虚拟边界。
在一些实施例中，如果用户已被检测为已穿过虚拟边界(诸如，用户的手比虚拟边界线更接近计算系统)，则计算系统可转变到用于接收来自用户的手势输入的状态，其中用于指示转变的机制可包括指示虚拟边界改变成红色的光。
在一些实施例中，计算系统可然后确定是否检测到手势移动。如果检测到手势移动，则计算系统可进行手势识别过程，手势识别过程可包括使用来自手势数据库的数据，手势数据库可驻留在计算设备的存储器中或可由计算设备以其他方式访问。
如果用户的手势被识别，则计算系统可响应于该输入执行功能，并且如果用户在虚拟边界内则计算系统返回以接收附加的手势。在一些实施例中，如果手势没有被识别，则计算系统可转变到错误状态，其中用于指示错误状态的机制可包括指示虚拟边界改变成第三颜色的光，并且如果用户在用于与计算系统接合的虚拟边界中，则系统返回以接收附加的手势。
如上所述，在其他实施例中，系统可被配置为可在至少两个不同模式(平板电脑模式和笔记本模式)下使用的可转换平板电脑系统。可转换系统可具有两个面板(即，显示面板和底部面板)使得在平板电脑模式下两个面板可以一个面板堆叠在另一个面板顶部上的方式设置。在平板电脑模式下，显示面板面向外并且可提供如在传统平板电脑中发现的触摸屏功能。在笔记本模式下，两个面板以打开翻盖配置布置。
在各个实施例中，加速度计可以是具有至少50Hz的数据速率的3轴加速度计。还可包括陀螺仪，该陀螺仪可以是3轴陀螺仪。此外，可存在电子罗盘/磁力计。而且，可提供一个或多个接近传感器(例如，用于盖子打开以感测人何时接近(或不接近)系统并且调节功率/性能以延长电池寿命)。由于一些OS的传感器融合能力，包括加速度计、陀螺仪和指南针可提供增强功能。此外，经由具有实时时钟(RTC)的传感器中枢，根据传感器唤醒机制可被实现成当系统的其余部分处于低功率状态时接收传感器输入。
在一些实施例中，内盖/显示器打开开关或传感器用于指示盖何时闭合/打开，并且可用于将系统置于联网待机或自动从联网待机状态唤醒。其他系统传感器可包括用于内部处理器、存储器和皮肤温度监测以基于所感测的参数实现对处理器和系统操作状态的改变的ACPI传感器。
在实施例中，OS可以是实现联网待机的8OS(本文中也被称为Win8CS)。Windows 8联网待机或具有类似状态的另一OS可经由本文所描述的平台提供非常低的超低待机功率以使应用能够保持以非常低的功耗连接至例如基于云的位置。平台可支持3个功率状态，即屏幕开启(正常)；联网待机(作为默认“关闭状态”)；和关机(功耗为零瓦)。因此，在联网待机状态下，平台在逻辑上是开启的(以非常低的功率电平)，即使屏幕是关闭的。在这种平台中，功率管理可对应用是透明的并保持恒定连通，部分地是由于卸载技术而使最低供电的部件能够执行操作。
在图9中还可看出，各种外围设备可经由低引脚数(LPD)互连耦合至处理器910。在所示的实施例中，各种部件可通过嵌入式控制器935耦合。此类部件可包括键盘936(例如，经由PS2接口耦合)、风扇937、和温度传感器939。在一些实施例中，触摸板930还可经由PS2接口耦合至EC 935。此外，诸如，根据可信计算组(TCG)TPM规范版本1.2(2003年8月2日)的可信平台模块(TPM)之类的安全处理器还可经由该LPC互连耦合至处理器910。然而，可以理解，本发明的范围不限于这个方面，并且安全信息的安全处理和存储可在另一受保护的位置中，诸如，安全协处理器中的静态随机存取存储器(SRAM)，或诸如仅在由安全飞地(enclave)(SE)处理器模式保护时被解密的加密的数据块(blob)。
在特定实现中，外围端口可包括高清媒体接口(HDMI)连接器(其可以是不同的形式因素，诸如全尺寸、迷你或微型的)；一个或多个USB端口，诸如按照通用串行总线版本3.0规范(2008年11月)的全尺寸外部端口，并且当系统处于联网待机状态并且被插入AC墙壁电源时至少一个端口被供电以用于对USB设备(诸如，智能手机)充电。此外，可提供一个或多个ThunderboltTM端口。其他端口可包括外部可访问读卡器，诸如，全尺寸SD-XC读卡器和/或WW AN的SIM读卡器(例如，8引脚读卡器)。对于音频，可以存在具有立体声音响和麦克风功能(例如，组合功能)的3.5mm插口，以支持插口检测(例如，耳机只支持在盖中使用麦克风或具有有线麦克风的耳机电缆用麦克风)的支持。在一些实施例中，该插口在立体声耳机和立体声麦克风输入之间重新分派任务(re-taskable)。而且，功率插口可被提供用于耦合至AC块(brick)。
系统900可以包括无线的各种方式与外部设备通信。在图9所示的实施例中，存在各种无线模块，各无线模块可对应于配置用于特定无线通信协议的无线电。用于短距离(例如近场)无线通信的一个方式可经由近场通信(NFC)单元945，近场通信(NFC)单元945在一个实施例中可经由SMBus与处理器910通信。值得注意的是，经由该NFC单元945，彼此接近的设备可进行通信。例如，用户可通过将两个设备以紧密关系适配在一起并实现信息(诸如，别信息的付款信息)和数据(诸如图形数据等)的传送使系统900能够与另一(例如)便携式设备(诸如，用户的智能手机)通信。也可使用NFC系统执行无线功率传送。
使用本文所描述的NFC单元，用户可通过利用此类设备中的一个或多个的线圈之间的耦合将设备边对边地相碰并且并排地放置设备以用于近场耦合功能(例如近场通信和无线功率传送(WPT))。更具体地，实施例提供具有策略上成形并放置的铁氧体材料的设备，以提供线圈的更好的耦合。每个线圈具有与其相关联的可结合电阻、电容来选择的电感，和用于实现系统的共同谐振频率的系统的其他特征。
如在图9中进一步看出，附加的无线单元可包括包含WLAN单元950和蓝牙单元952的其他短距离无线引擎。使用WLAN单元950，可实现根据给定电气与电子工程师协会(IEEE)802.11标准的Wi-FiTM通信，而经由牙单元952，可发生经由蓝牙协议的短距离通信。这些单元可经由例如USB链路或通用异步收发器(UART)链路与处理器910通信。或者，这些单元可经由根据快速外围部件互连TM(PCIeTM)协议(例如，根据快速PCITM规范基础规范版本3.0(2007年2月17日发布的))或另一此类协议(诸如，串行数据输入/输出(SDIO)标准)的互连耦合至处理器910。当然，可在一个或多个扩展卡上配置的这些外围设备之间的实际物理连接可借助于适配至模板的NGFF连接器。
此外，例如根据蜂窝或其它无线广域协议的无线广域通信可以经由WWAN单元956发生，WWAN单元956又可耦合到用户身份模块(SIM)957。此外，为了实现位置的信息的接收和适应，还可存在GPS模块955。值得注意的是，在图9所示的实施例中，WWAN单元956和集成捕获设备(诸如，相机模块954)可经由给定USB协议(诸如，USB 2.0or 3.0链路)或UART或I2C协议进行通信。而且，这些单元的实际物理连接可经由NGFF扩展卡到配置在母版上的NGFF连接器的适配。
在特定的实施例中，可例如通过WiFiTM802.11ac解决方案(例如，与IEEE802.11abgn后向兼容的扩展卡)模块化地提供无线功能，以支持Windows 8CS。该卡可(例如，经由NGFF适配器)配置在内部槽中。附加的模块可提供蓝牙能力(例如，具有后向兼容性的蓝牙4.0)以及无线显示功能。此外，可经由单独的设备或多功能设备提供NFC支持，并且作为示例，为了易于访问可布置在机壳的右前部分中。又一附加模块可以是可提供对3G/4G/LTE和GPS的支持的WW AN设备。可在内部(例如，NGFF)槽中实现该模块。可为WiFiTM、蓝牙、WWAN、NFC和GPS提供集成天线支持，从而实现从WiFiTM到WW AN无线电的无缝过渡、根据无线千兆规范的无线千兆比特(WiGig)，反之亦然。
如上所述，集成相机可包含在盖子中。作为一个示例，该相机可以是高清摄像机，例如，具有至少2.0百万像素(MP)的分辨率并扩展至6.0MP及以上。
为了提供音频输入和输出，可经由数字信号处理器(DSP)960实现音频处理器，其可经由高清音频(HDA)链路耦合至处理器910。类似地，DSP 960可与集成编码器/解码器(CODEC)和放大器962通信，集成编码器/解码器(CODEC)和放大器962又可耦合至可在机壳中实现的输出扬声器963。类似地，放大器和CODEC 962可被耦合以接收来自麦克风965的音频输入，从而实现系统内的各种操作的语音激活控制，在实施例中麦克风965可经由双阵列麦克风(诸如，数字麦克风阵列)实现以提供高品质音频输出。还值得注意的是，音频输出可被从放大器/CODEC962被提供至耳机插口964。虽然在图9的实施例中示出具有该特定实现，但本发明的范围不限于此方面。
转到图10，形成具有处理器的示例性计算机系统的框图，处理器包括用于执行指令的执行单元，其中示出了实现根据本发明的一个实施例的一个或多个特征的一个或多个互连。根据本发明，诸如根据在此所描述的实施例，系统1000包括诸如处理器1002之类的组件，该处理器102用于使用包括逻辑的执行单元以执行算法来处理数据。系统1000代表基于可从美国加利福尼亚州圣克拉拉市的英特尔公司获得的PENTIUM IIITM、PENTIUM 4TM、XeonTM、Itanium、XScaleTM和/或StrongARMTM微处理器的处理系统，不过也可使用其它系统(包括具有其它微处理器的PC、工程工作站、机顶盒等)。在一个实施例中，样本系统1000可执行可从美国华盛顿州雷蒙德市的微软公司买到的WINDOWSTM操作系统的一个版本，不过也可使用其它操作系统(例如UNIX和Linux)、嵌入式软件、和/或图形用户界面。因此，本发明的各实施例不限于硬件电路和软件的任何具体组合。
实施例不限于计算机系统。本发明的替代实施例可用于其他设备，诸如手持式设备和嵌入式应用。手持式设备的一些示例包括：蜂窝电话、互联网协议设备、数码相机、个人数字助理(PDA)、手持式PC。嵌入式应用可包括：微控制器、数字信号处理器(DSP)、芯片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机、或可执行参照至少一个实施例的一个或多个指令的任何其他系统。
在所示的实施例中，处理器1002包括用于实现将执行至少一个指令的算法的一个或多个执行单元1008。可在单处理器桌面或服务器系统的情境中描述一个实施例，但是可将替代实施例包括在多处理器系统中。系统1000是“中枢”系统架构的示例。计算机系统1000包括用于处理数据信号的处理器1002。作为一个说明性示例，处理器1002包括复杂指令集计算机(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器、实现多个指令集组合的处理器或任意其他处理器设备(例如，数字信号处理器)。处理器1002耦合至处理器总线1010，该处理器总线可在处理器1002和系统1000中的其他组件之间传输数据信号。系统1000的元件(例如，图形加速器1012、存储器控制器中枢1016、存储器1020、IO控制器中枢1024、无线收发器1026、闪存BIOS 1028、网络控制器1034、音频控制器1036、串口扩展端口1038、I/O控制器1040等)执行熟悉本领域的技术人员公知的常规功能。
在一个实施例中，处理器1002包括第一级(L1)内部缓存存储器1004。取决于架构，处理器1002可具有单个内部缓存或多级内部缓存。其他实施例包括内部缓存和外部缓存的组合，这取决于特定实现和需求。寄存器组1006可在包括整数寄存器、浮点寄存器、向量寄存器、分组(banked)寄存器、影子寄存器、检查点寄存器、状态寄存器和指令指针寄存器的各种寄存器中存储不同类型的数据。
执行单元1008(包括用于执行整数和浮点操作的逻辑)也驻留在处理器1002中。在一个实施例中，处理器1002包括存储微代码的微代码(ucode)ROM，该微代码在被执行时将执行某些宏指令的算法或处理复杂情况。这里，微代码是潜在地可更新的，以为处理器1002处理逻辑缺陷/修补。对于一个实施例，执行单元1008包括用于处理紧缩指令集1009的逻辑。通过将紧缩指令集1009包括在通用处理器1002的指令集内并包括用于执行这些指令的相关的电路，可使用通用处理器1002中的紧缩数据来执行由许多多媒体应用使用的操作。因此，通过将处理器的数据总线的全带宽用于执行对紧缩数据的操作，许多多媒体应用可被加速，并被更为有效率地执行。这潜在地减少了在处理器的数据总线上传输更小数据单元以在一个时间对一个数据元素执行一个或多个操作的需要。
执行单元1008的替代实施例也可被用于微控制器、嵌入式处理器、图形设备、DSP以及其他类型的逻辑电路。系统1000包括存储器1020。存储器1020包括动态随机存取存储器(DRAM)设备、静态随机存取存储器(SRAM)设备、闪存设备或其他存储器设备。存储器1020存储将由可由处理器1002执行的数据信号表示的指令和/或数据。
值得注意的是，可在图10所示的一个或多个互连上利用本发明的任意上述特征或方面。例如，没有示出的用于耦合处理器1002的内部单元的管芯上互连(ODI)实现上述本发明的一个或多个方面。或者，本发明与处理器总线1010(例如，英特尔快速路径互联(QPI)或其它已知的高性能计算互联)、到存储器1020的高带宽存储器路径1018、到图形加速器1012的点到点链路(例如，快速外围组件互连(PCIe)的标准结构)、控制器中枢互连1022、用于耦合其他所示部件的I/O或其它互连(例如，USB、PCI、PCIe)相关联。此类部件的一些示例包括音频控制器1036、固件中枢(闪存BIOS)1028、无线收发器1026、数据存储1024、包含用户输入和键盘接口1042的传统I/O控制器1010、诸如通用串行总线(USB)的串行扩展端口以及网络控制器1034。数据存储设备1024可以包括硬盘驱动器、软盘驱动器、CD-ROM设备、闪存设备、或其他大容量存储设备。
现在参照图11，所示出的是根据本发明实施例的第二系统1100的框图。如图11所示，多处理器系统1100是点对点互连系统，且包括经由点对点互连1150耦合的第一处理器1170和第二处理器1180。处理器1170和1180中的每一个可以是一些版本的处理器。在一个实施例中，1152和1154是串行、点对点一致性互连结构(诸如，英特尔快速路径互联(QPI)架构)的一部分。因此，可在QPI架构中实现本发明。
虽然仅以两个处理器1170、1180来示出，但是应当理解本发明的范围不限于此。在其他实施例中，在给定处理器中可存在一个或多个附加处理器。
处理器1170和1180被示为分别包括集成存储器控制器单元1172和1182。处理器1170还包括作为其总线控制器单元的部分的点对点(P-P)接口1176和1178；类似地，第二处理器1180包括P-P接口1186和1188。处理器1170、1180可以经由使用点对点(P-P)接口电路1178、1188的P-P接口1150来交换信息。如图11所示，IMC 1172和1182将处理器耦合到相应的存储器，即存储器1132和存储器1134，它们可以是本地附连到各自的处理器的主存储器的多个部分。
处理器1170、1180可各自使用点对点接口电路1176、1194、1186、1198经由各个P-P接口1152、1154与芯片组1186交换信息。芯片组还1190经由接口电路1192沿着高性能图形互连1139与高性能图形电路1138交换信息。
共享缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部；但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地缓存信息存储在该共享缓存中。
芯片组1190可以经由接口1196耦合至第一总线1116。在一个实施例中，第一总线1116可以是外围组件互连(PCI)总线或诸如PCI高速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。
如图11所示，各个输入/输出(I/O)设备1114以及总线桥1118被耦合至第一总线1116，该总线桥1118将第一总线1116耦合至第二总线1120。在一个实施例中，第二总线1120包括低引脚数(LPC)总线。多个设备可耦合至第二总线1120，包括例如键盘和/或鼠标1122、通信设备1127以及诸如磁盘驱动器或在一个实施例中常常包括指令/代码和数据1130的其它大容量存储设备的存储单元1130。此外，音频I/O 1124被示为耦合至第二总线1120。值得注意的是，其他架构也是可能的，其中所包括的部件和互连架构不同。例如，代替图11的点对点架构，系统可以实现多分支总线或其他此类架构。
在本说明书中对“一个实施例”或“实施例”的引用意思指和该实施例一起描述的特定特征、结构或特征可以被包括在本发明的至少一个实施例中。在本说明书中的不同位置处出现短语“在一个实施例中”不一定全都指同一个实施例。
尽管是通过几个实施例来对本发明进行描述的，但是，那些精通相关技术的人将认识到，本发明不仅限于所描述的实施例，在所附权利要求书的精神和范围内，可以对本发明进行修改。说明书因此应当被视为说明性的而非限制性的。

Claims (19)

1.一种集成时钟差分缓冲器，包括：
第一锁相环PLL电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一锁相环PLL电路用于生成第一参考时钟信号；
第二锁相环PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二锁相环PLL电路用于生成第二参考时钟信号；
第一组时钟信号输出缓冲器，耦合以接收所述第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；
第二组时钟信号输出缓冲器，耦合以接收所述第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；
其中所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在集成电路封装中，所述集成电路封装还具有用于接收所述第一差分参考时钟信号的第一管芯和用于接收所述第二差分参考时钟信号的第二管芯。
2.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一时钟比为1:1并且所述第二时钟比为1:2。
3.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一管芯包括在所述第一管芯上的处理核，所述处理核具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。
4.如权利要求3所述的集成时钟差分缓冲器，其特征在于，所述第二管芯包括与所述处理核耦合的伴随管芯，所述伴随管芯具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。
5.如权利要求3所述的集成时钟差分缓冲器，其特征在于，所述处理核利用外围部件互连PCI兼容协议进行通信。
6.如权利要求5所述的集成时钟差分缓冲器，其特征在于，所述外围部件互连PCI兼容协议包括快速外围部件互连PCIe兼容协议。
7.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在所述集成电路封装中并位于热耦合至所述第一管芯和所述第二管芯的热沉的热沉覆盖区域之外。
8.如权利要求1所述的集成时钟差分缓冲器，其特征在于，所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在所述集成电路封装中并且在用于容纳所述第一管芯和所述第二管芯的插槽的插槽腔中。
9.一种计算系统，包括集成电路管芯，所述集成电路管芯具有：第一锁相环PLL电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一锁相环PLL电路用于生成第一参考时钟信号；第二锁相环PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二锁相环PLL电路用于生成第二参考时钟信号；第一组时钟信号输出缓冲器，耦合以接收所述第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；第二组时钟信号输出缓冲器，耦合以接收第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；以及接口，用于接收触摸感应输入，其中所述第一锁相环PLL电路、第二锁相环PLL电路、第一组输出缓冲器和第二组输出缓冲器驻留在集成电路封装中，所述集成电路封装还具有用于接收所述第一差分参考时钟信号的第一管芯和用于接收所述第二差分参考时钟信号的第二管芯。
10.如权利要求9所述的计算系统，其特征在于，所述第一时钟比为1:1并且所述第二时钟比为1:2。
11.如权利要求9所述的计算系统，其特征在于，所述第一管芯包括在所述第一管芯上的处理核，所述处理核具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。
12.如权利要求11所述的计算系统，其特征在于，所述处理核利用外围部件互连PCI兼容协议进行通信。
13.如权利要求12所述的计算系统，其特征在于，所述外围部件互连PCI兼容协议包括快速外围部件互连PCIe兼容协议。
14.一种计算系统，包括：
时钟发生电路，所述时钟发生电路具有：第一锁相环PLL电路，具有第一时钟比并耦合以接收输入差分时钟信号，所述第一锁相环PLL电路用于生成第一参考时钟信号；第二锁相环PLL电路，具有第二时钟比并耦合以接收所述输入差分时钟信号，所述第二锁相环PLL电路用于生成第二参考时钟信号；第一组时钟信号输出缓冲器，耦合以接收第一参考时钟信号并提供对应于所述第一参考时钟信号的第一差分参考时钟信号；第二组时钟信号输出缓冲器，耦合以接收第二参考时钟信号并提供对应于所述第二参考时钟信号的第二差分参考时钟信号；
处理核，与所述第一组输出缓冲器耦合以接收所述第一差分参考时钟信号；以及
伴随核，与所述第二组输出缓冲器耦合以接收所述第二差分参考时钟信号；
其中所述时钟发生电路、处理核和伴随核都驻留在集成电路封装中。
15.如权利要求14所述的计算系统，其特征在于，所述伴随核包括至少存储器阵列。
16.如权利要求14所述的计算系统，其特征在于，所述第一时钟比为1:1并且所述第二时钟比为1:2。
17.如权利要求14所述的计算系统，其特征在于，所述处理核具有多个差分参考时钟信号入口，其中所述差分参考时钟信号入口中的每一个与相应的时钟信号输出缓冲器耦合。
18.如权利要求14所述的计算系统，其特征在于，所述处理核利用外围部件互连PCI兼容协议进行通信。
19.如权利要求18所述的计算系统，其特征在于，所述外围部件互连PCI兼容协议包括快速外围部件互连PCIe兼容协议。
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