KR20150121258A - 집적된 클럭 차동 버퍼링 - Google Patents

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Abstract

제 1 클럭킹 레이트를 갖는 제 1 위상 고정 루프(PLL)(phase locked loop) 회로는 입력 차동 클럭 신호를 수신하고 제 1 기준 클럭 신호를 생성한다. 제 2 클럭킹 레이트를 갖는 제 2 PLL 회로는 상기 입력 차동 클럭 신호를 수신하고 제 2 기준 클럭 신호를 생성한다. 제 1 클럭 신호 출력 버퍼 세트는 상기 제 1 기준 클럭 신호를 수신하고 상기 제 1 기준 클럭 신호에 대응하는 제 1 차동 기준 기준 클럭 신호를 제공하도록 연결된다. 제 2 클럭 신호 출력 버퍼 세트는 상기 제 2 기준 클럭 신호를 수신하고 상기 제 2 기준 클럭 신호에 대응하는 제 2 차동 기준 클럭 신호를 제공하도록 연결된다. 제 1 PLL 회로, 제 2 PLL 회로, 제 1 출력 버퍼 세트 및 제 2 출력 버퍼 세트는 적어도 상기 제 1 차동 기준 클럭 신호를 수신하기 위한 다이를 갖는 집적 회로 패키지 내에 위치한다.

Description

집적된 클럭 차동 버퍼링{INTEGRATED CLOCK DIFFERENTIAL BUFFERING}
본 출원은 Choupin Huang, Vijaya K. Boddu, Stephan Rusu, Nicholas B. Peterson에 의한 "INTEGRATED CLOCK DIFFERENTIAL BUFFERING" 라는 발명의 명칭을 갖는 미국 특허 출원 제 13/929,164 호(출원일: 2013년 6월 27일), 및 Choupin Huang, Vijaya K. Boddu, Stephan Rusu, Nicholas B. Peterson에 의한 "CLOCK DIFFERENTIAL BUFFERING" 라는 발명의 명칭을 갖는 미국 가특허출원 제 61/799,748 호(출원일: 2013년 3월 15일)에 근거한 우선권을 주장하는 출원으로서, 이들 출원의 전체 내용은 본 명세서에서 참조로서 포함된다.
본 발명의 실시예는 클럭 신호 버퍼링의 기술에 관한 것이다. 보다 특정적으로는, 본 발명의 실시예는 고 집적 회로에 클럭 신호를 제공하기 위한 기술에 관한 것이다.
집적도의 증가 및/또는 입출력(I/O) 요구의 증가에 따라, 프로세서 다이로의 기준 클럭 신호 엔트리의 개수가 증가한다. 하나의 접근법은 추가의 외부 클럭 신호를 제공하는 것이지만, 차동 클럭 신호와 기준 클럭 요구의 증가에 따라 핀의 개수 및 라우팅 복잡도의 증가가 빠르게 비실용적(impractical)이게 될 수 있다.
도 1은 완전한 집적 클럭 차동 버퍼(FICDB)(fully integrated clock differential buffer)를 이용하는 프로세서 클럭킹 솔루션의 하나의 실시예의 블록도이다.
도 2는 FICDP의 하나의 실시예의 블록도이다.
도 3은 집적 회로 패키지 내에서 히트 싱크 풋프린트의 외측에 있는 FICDB의 개념도이다
도 4는 집적 회로 패키지 내에서 소켓 공동 내의 FICDB의 개념도이다.
도 5는 PCIe 호환 아키텍처를 포함하는 컴퓨팅 시스템의 실시예를 도시한다.
도 6은 계층형 스택(layered stack)을 포함하는 PCIe 호환 상호 접속 아키텍처의 실시예를 도시한다.
도 7은 상호접속 아키텍처 내에서 생성되거나 수신되는 PCIe 호환 요청 혹은 패킷의 실시예를 도시한다.
도 8은 PCIe 호환 상호접속 아키텍처의 송신기 및 수신기 쌍의 실시예를 도시한다.
도 9는 컴퓨팅 시스템의 블록도의 실시예를 도시한다.
도 10은 컴퓨팅 시스템의 블록도의 다른 실시예를 도시한다.
도 11은 컴퓨팅 시스템의 블록도도의 또다른 실시예를 도시한다.
본 발명의 실시예는 첨부하는 도면에서 예시로서 기술되고 제한적으로 기술되는 것은 아니며, 도면에서 유사한 참조 번호는 유사한 요소를 지칭한다.
이하의 설명에서는, 다수의 특정한 세부 사항이 제시된다. 하지만, 본 발명의 실시예는 이러한 특정한 세부 사항 없이도 실시될 수 있다. 다른 예에서, 잘 알려진 회로, 구조 및 기술이 본 설명의 이해를 방해하지 않기 위해 상세히 기술되지 않는다.
여기서 기술되는 것은 예컨대, 고속 (I/O) 상호접속부, 프로세싱 코어, 메모리 등에 기준 클럭 신호를 제공하는 데에 사용될 수 있는 완전한 집적 클럭 차동 버퍼(FICDB)(fully integrated clock differential buffer)이다. 하나의 실시예에서, FICDB로부터의 기준 클럭 차동 쌍은 고속 시리얼 링크에 고 품질 기준 클럭을 제공하도록 각 다이 엔트리로 공급된다. 이는 또한, 다른 클럭 분배 기술과 연관된 성능 리스크를 저감할 수 있다. 하나의 실시예에서, FICDB는 단지 하나의 기준 클럭 차동 쌍이 클럭 소스로부터 칩 소켓으로 전파되기 때문에 잘 제어된 기준 클럭 드리프트(혹은 차동 지터)를 갖는 효율적인 솔루션을 제공할 수 있다.
하나의 실시예에서, FICDB는 예컨대, 마이크로 볼 그리드 어레이 패키지를 갖는 플랫 패키지부(flat package part) 혹은 프로세싱 코어 기판 상에 플립칩 실장될 수 있는 베어 다이(bare die)일 수 있다. 하나의 실시예에서, LC 위상 고정 루프(PLL: phase locked loop) 출력 차동 버퍼(개별적인 출력 인에이블링 콘트롤을 가질 수 있음), 입력 클럭 쌍, 제어 회로(예컨대, PWRGD#/PWOGD를 지원함). 하나의 실시예에서, 적응적 PLL 대역폭이 이용된다. 하나의 실시예에서, 제어 로직은 파워 양호 신호(power good signals) (예컨대, PWRGD#/PWOGD를 지원함)를 제외하고 프로세싱 코어와 연결된다. 하나의 실시예에서, FICDB을 위한 모든 디지털 및 아날로그 전원이 동일한 전원으로부터 공급된다.
도 1은 완전한 집적 클럭 차동 버퍼(FICDB)(fully integrated clock differential buffer)을 이용하는 프로세서 클럭킹 솔루션의 하나의 실시예의 블록도이다. 도 1의 예는 단일 프로세싱 코어 다이 및 컴패니언(companion) 다이를 도시하고, 여기서 이러한 컴패니언 다이는 프로세싱 코어와 연결된 임의의 타입의 다이일 수 있다. 도 1의 예는 FICDB의 동작을 도시하기 위해 간략화되어 있고, 임의의 수의 다이가 여기에 기술되는 기술을 이용하여 지원될 수 있다.
패키지(100)은 외부 소스(도 1에 도시되지 않음)로부터 입릭 차동 클럭 신호를 수신할 수 있다. 이러한 차동 클럭 소스는 핀 혹은 임의의 타입의 외부 커넥터를 통하여 내부 컴포넌트(예컨대, 프로세싱 코어, 메모리, 제어 로직)로 공급될 수 있는 본 기술 분야에 알려진 임의의 타입일 수 있다. 입력 차동 클럭 신호는 FICDB(120)가 입력 차동 클럭 신호를 수신하는 임의의 주파수(예컨대, 100MHz, 200MHz, 50MHz)일 수 있다.
하나의 실시예에서, FICDB(120)은 입력 차동 클럭 신호를 수신하고 프로세싱 다이(140) 및/또는 컴패니언 다이(160)로 복수의 기준 차동 클럭 쌍을 공급한다. FICDB(120)에 의해 공급되는 기준 차동 클럭 쌍은 입력 차동 클럭 신호와 동일한 주파수이고/이거나 입력 차동 클럭 신호의 (전부 및/또는 일부) 배수일 수 있다. FICDB(120)의 하나의 실시예는 도 2에서 아래에서 보다 상세히 제공된다.
이러한 구성에서, FICDB(120)는 예컨대, 고속 I/O 링크 및 대역폭을 지원하기 위해 상당한 수의 기준 클럭 엔트리 포인트를 필요로 하는 프로세싱 코어 및/또는 다른 컴포넌트에 대한 로버스트(robust) 기준 클럭 솔루션을 제공한다. FICDB(120)는 길이 매칭(length matching)에 의존하는 기존 솔루션 및 기타 솔루션 보다 양호하게 제어된 클럭 쌍 간의 드리프트를 또한 갖는 기준 클럭 신호를 프로세싱 코어로 또한 전달한다.
프로세싱 코어(140)은 FICDB(120)에 의해 제공될 수 있는 임의의 수의 기준 클럭 쌍에 대해 설계되어 있다. 도 1의 예는 6개의 기준 클럭 쌍을 도시하지만, 임의의 수가 지원될 수 있다. 또한, 도 1의 예는 프로세싱 코어(140)을 포함하지만, 기준 클럭 쌍을 이용하는 임의의 다른 집적 컴포넌트(예컨대, 시스템 온 칩, 프로세서, 멀티프로세서, 상호접속 콘트롤러, 시스템 제어 로직)가 유사한 방식으로 지원될 수 있다.
하나의 실시예에서, FICDB(120)은 또한, 컴패니언 다이(160)에 기준 클럭 쌍을 제공하는데, 이러한 컴패니언 다이(160)은 프로세싱 코어(140)와 동작하는 임의의 타입의 컴패니언 다이일 수 있다. 예컨대, 컴패니언 다이(160)은 메모리, 캐시 메모리, 코프로세서, 보안 프로세서, 네트워크 인터페이스, 브리징 회로 등일 수 있다. 하나의 실시예에서, 온 다이 링크(on die link)(150)은 프로세싱 코어(140)과 컴패니언 다이(160) 간의 링크를 제공하고 FICDB(120)에 의해 제공되는 기준 클럭 신호를 이용할 수 있다. 도 1의 하나 이상의 컴포넌트는 단일 패키지 내에 복제될 수 있다.
도 2는 FICDB의 하나의 실시예의 블록도이다. 도 2의 예는 제한된 수의 PLL를 포함한다. 하지만, 임의의 수의 PLL이 지원될 수 있고 임의의 수의 차동 기준 클럭 신호가 제공될 수 있다.
하나의 실시예에서, FICDB(210)은 제어 로직(220)과 임의의 수의 PLL(예컨대, 250, 260)을 포함한다. 제어 로직(220)은 외부 소스(도 2에 도시되지 않음)로부터 수신된 입력 차동 클럭 신호와 관련한 외부 신호를 수신한다. 하나의 실시예에서, 입력 차동 클럭 신호(예컨대, CLK 및 CLK#)가 버퍼(225)에 의해 버퍼링된다.
제어 로직(220)은 입력 차동 클럭 신호의 상태를 나타내는 하나 이상의 제어 신호를 수신할 수 있다. 이들 제어 신호는 예컨대, 전원이 충분한 동작 전압을 제공하고 있음을 나타내는 하나 이상의 신호(예컨대, PWRGD, PWRGD#), 적응적 대역폭 신호(들), SDA 및/또는 SCL을 포함할 수 있다. 하나의 실시예에서, 제어 신호는 프로세싱 코어로부터 수신된다. 하지만, 제어 신호는 또한 다른 소스로부터 수신된다.
PLL들(250,260)은 입력 차동 클럭 신호를 수신하고 입력 차동 클럭 신호와 동기화된 출력 신호를 생성한다. 하나의 실시예에서 PLL들(250,260)은 시리얼 싱크로너스 콘트롤러(SSC)(Serial Synchronous Controller) 호환 디바이스들이다. PLL들은 예컨대, 상이한 비율을 제공할 수 있는데, 예컨대, PLL(250)은 1:1 PLL일 수 있는 한편, PLL(260)은 1:2 PLL일 수 있다. 다른 비율 및/또는 보다 큰 비율이 또한 지원될 수 있다.
하나의 실시예에서, 제어 로직(220)은 PLL(250), PLL(260) 및 멀티플렉서(270)을 제어한다. 멀티플렉서(270)은 입력 차동 클럭 신호와 1:1 PLL(예컨대, 250)로부터의 출력 신호 사이에서 선택하도록 동작한다. 멀티플렉서(270)로부터의 출력 신호는 차동 클럭 신호를 제공하는 임의의 수의 출력 버퍼(280)에 입력 신호를 제공한다. 유사하게, PLL(260)로부터의 출력 신호는 PLL(260)의 비율(예컨대, 2:1)에서 차동 클럭 신호를 제공하는 임의의 수의 출력 버퍼(290)에 입력 신호를 제공한다.
하나의 실시예에서, (도 2 도시되지 않은) 다이에 대한 각 클럭 엔트리 포인트는 FICDB(210) 내의 대응하는 출력 버퍼(예컨대, 280, 290)을 가진다. 도 1의 예로 돌아가면, 프로세싱 코어(140) 및 컴패니언 다이(160)에 대한 각 클럭 엔트리 포인트에 대해, FICDB(210) 내에 대응하는 출력 버퍼가 존재한다.
도 3a는 집적 회로 패키지 내에서 히트 싱크 풋프린트의 외측에 있는 FICDB의 개념도이다. 도 3a의 예에서, 프로세서 코어(340)은 패키지(310) 내에 배치된다. 하나의 프로세서 코어가 도시되어 있지만, 임의의 수의 프로세싱 코어 및/또는 FICDB가 유사하게 포함될 수 있다.
도 3a의 예에서, 프로세서 코어(340)은 집적된 히트 싱크(그의 풋프린트가 320으로 도시되어 있음) 아래에 위치한다. 하나의 실시예에서, FICDB(350)은 집적된 히트 싱크 풋프린트의 외측에 위치한다.
도 3b는 집적 회로 패키지 내에서 히트 싱크 풋프린트 내에 있는 FICDB의 개념도이다. 도 3b의 예에서, 프로세서 코어(345)는 패키지(315) 내에 위치한다. 하나의 프로세서 코어가 도시되어 있지만, 임의의 수의 프로세싱 코어 및/또는 FICDB가 유사하게 포함될 수 있다.
도 3b의 예에서, 프로세서 코어(345)는 집적된 히트 싱크(그의 풋프린트가 325로 도시되어 있음) 아래에 위치한다. 하나의 실시예에서, FICDB(355)는 또한 집적된 히트 싱크 풋프린트 내에 위치한다.
도 4는 집적 회로 패키지 내에서 히트 싱크 풋프린트 내에 있는 FICDB의 개념도이다. 도 4의 예에서, FICDB(450)는 집적된 히트 싱크(그의 풋프린트가 420으로 도시되어 있음) 아래에 위치한다. 하나의 실시예에서, FICDB(350)는 집적된 히트 싱크 풋프린트 내에 위치한다.
하나의 실시예에서, 본 명세서에 기술된 FICDB는 고속 시리얼 입출력(I/O) 인터페이스를 포함하는 회로에 클럭 신호를 제공하는 데에 이용된다. 예컨대, 이들 인터페이스는 PCI 인터페이스 및/또는 PCIe 인터페이스일 수 있다. 다른 링크 프로토콜이 유사하게 지원될 수 있다. 아래에 기술된 시스템들의 컴포넌트들 중 하나 이상은 본 명세서에 기술된 FICDB로부터 기준 클럭 신호를 수신하는 패키지 내의 하나 이상의 집적 회로 다이 상에 구현될 수 있다.
PCIe의 주요 목적은 상이한 벤더로부터의 컴포넌트 및 디바이스가 오픈 아키텍처에서 복수의 마켓 세그먼트(클라이언트(데스크탑 및 모바일), 서버(표준 및 엔터프라이즈), 임베디드 및 통신 디바이스)에 걸쳐 상호작용할 수 있게 하는 것이다. PCI 익스프레스는 광범위한 미래의 컴퓨팅 및 통신 플랫폼에 대해 정의된 고성능, 범용 I/O 상호접속이다.
사용 모델, 로드-스토어 아키텍처 및 소프트웨어 인터페이스와 같은 및몇 PCI 속성은 그의 개정판에 걸쳐 유지되고 있지만, 이전의 패러렐 버스 사양은 높은 스케일가능성의 완전 시리얼한 인터페이스(highly scalable, fully serial interface)에 의해 대체되었다. PCI 익스프레스의 보다 최신의 버전은 점대점 상호접속, 스위칭 기반 기술 및 패킷화 프로토콜에서의 진전을 이용하여 새로운 레벨의 성능 및 피처를 제공한다. 파워 관리, QoS, 핫-플러그/핫-스왑 서포트, 데이터 무결성 및 에러 핸들링은 PCI 익스프레스에 의해 지원되는 진전된 피처들 중 일부이다.
도 5를 참조하면, 컴포넌트 세트를 상호접속하는 점대점 링크로 이루어진 패브릭의 실시예가 도시된다. 시스템(500)은 프로세서(505)와, 콘트롤러 허브(515)에 연결된 시스템 메모리(510)을 포함한다. 프로세서(505)는 마이크로프로세서, 호스트 프로세서, 임베디드 프로세서, 코프로세서 혹은 기타 프로세서와 같은 임의의 프로세싱 요소를 포함한다. 프로세서(505)는 프론트측 버스(FSB)(front-side bus)을 통하여 콘트롤러 허브(515)에 연결된다. 하나의 실시예에서, FSB(506)은 아래에 기술된 시리얼 점대점 상호접속이다. 다른 실시예에서, 링크(506)은 상이한 상호접속 표준과 호환되는 시리얼 차동 상호접속 아키텍처를 포함한다.
시스템 메모리(510)은 시스템(500) 내의 디바이스에 의해 액세스가능한 랜덤 액세스 메모리(RAM), 비휘발성(NV) 메모리 혹은 기타 메모리와 같은 임의의 메모리 디바이스를 포함한다. 시스템 메모리(510)은 메모리 인터페이스(516)을 통하여 콘트롤러 허브(515)에 연결된다. 메모리 인터페이스의 예는 더블-데이터 레이트(DDR) 메모리 인터페이스, 듀얼 채널 DDR 메모리 인터페이스 및 DRAM 메모리 인터페이스를 포함한다.
하나의 실시예에서, 콘트롤러 허브(515)는 PCIe 혹은 PCIE 상호접속 계층에서 루트 허브, 루트 콤플렉스 혹은 루트 콘트롤러이다. 콘트롤러 허브(515)의 예는 칩셋, 메모리 콘트롤러 허브(MCH), 노스브리지(northbridge), 상호접속 콘트롤러 허브(ICH), 사우스브리지(southbridge), 및 루트 콘트롤러/허브를 포함한다. 종종 용어 칩셋은 2개의 물리적으로 별개의 콘트롤러 허브, 즉 상호접속 콘트롤러 허브(ICH)에 연결된 메모리 콘트롤러 허브를 지칭한다. 현재의 시스템은 종종 프로세서(505)에 집적된 MCH를 포함하고, 콘트롤러(515)는 아래에 기술되는 것과 유사한 방식으로 I/O 디바이스와 통신하기 위한 것임에 유의하자. 몇몇 실시예에서, 피어투피어 라우팅은 루트 콤플렉스(515)를 통하여 선택적으로 지원된다.
여기서, 콘트롤러 허브(515)는 시리얼 링크(519)을 통하여 스위치/브리지(520)에 연결된다. 입력/출력 모듈(517, 521)은 인터페이스/포트(517, 521)로서 또한 지칭될 수 있고, 콘트롤러 허브(515)와 스위치(520) 간의 통신을 제공하기 위해 계층형 프로토콜 스택을 포함/구현한다.
스위치/브리지(520)은 디바이스(525)로부터 업스트림으로, 즉 루트 콤플렉스를 향하여 계층적으로 위쪽으로 콘트롤러 허브(515)로 패킷/메시지를 라우팅하고, 다운스트림으로 즉, 루트 콘트롤러로부터 계층적으로 아래쪽으로 프로세서(505) 혹은 시스템 메모리(515)로부터 디바이스(525)로 패킷/메시지를 라우팅한다. 하나의 실시예에서, 스위치(520)은 복수의 가상 PCI-PCI 브리지 디바이스의 논리적 어셈블리로서 지칭된다. 디바이스(525)는 I/O 디바이스, 네트워크 인터페이스(NIC), 애드인 카드, 오디오 프로세서, 네트워크 프로세서, 하드드라이브, 스토리지 디바이스, CD/DVD ROM, 모니터, 프린터, 마우스, 키보드, 라우터, 휴대 스토리지 디바이스, 펌웨어 디바이스, USB 디바이스, 스캐너 및 다른 입출력 디바이스와 같은 전자 시스템에 연결되는 임의의 내부 혹은 외부 디바이스 혹은 컴포넌트를 포함한다. 종종 PCIe 디바이스(252)는 레거시 혹은 다른 버전의 PCI 디바이스를 지원하기 위한 PCIe대PCI/PCI-X 브리지를 포함할 수 있다. PCIe 내의 엔드포인트 디바이스는 종종, 레거시, PCIe 혹은 루트 콤플렉스 집적 엔드포인트로서 분류된다.
그래픽 가속기(530)은 시리얼 링크(532)를 통하여 콘트롤러 허브(515)에 또한 연결된다. 하나의 실시예에서, 그래픽 가속기(530)은 MCH에 연결되고, MCH는 ICH에 연결된다. 스위치(520), 및 따라서 I/O 디바이스(525)는 그 다음에, ICH에 연결된다. I/O 모듈(531,518)는 그래픽 가속기(530)과 콘트롤러 허브(515) 간의 통신을 행하기 위한 계층형 프로토콜 스택(layerd protocol stack)을 또한 구현하는 것이다. 위에서 논의된 MCH에 유사하게, 그래픽 콘트롤러 혹은 그래픽 가속기(530) 자체는 프로세서(505) 내에 집적될 수 있다.
도 6을 보면, 계층형 프로토콜 스택의 실시예가 도시된다. 계층형 프로토콜 스택(600)은 QPI(Quick Path Interconnect) 스택, PCIe 스택, 차세대 고성능 컴퓨팅 상호접속 스택 혹은 다른 계층형 스택과 같은 임의의 형태의 계층형 통신 스택을 포함한다. 바로 아래에 기술되는 것은 PCIe 스택에 관한 것이지만, 동일한 개념이 다른 상호접속 스택에 적용될 수 있다. 하나의 실시예에서, 프로토콜 스택(600)은 트랜잭션 계층(605), 링크 계층(610) 및 물리 계층(620)을 포함하는 PCIe 프로토콜 스택이다. 통신 프로토콜 스택으로서의 표현은 프로토콜 스택을 구현/포함하는 모듈 혹은 인터페이스로서 또한 지칭될 수 있다.
PCI 익스프레스는 컴포넌트 간에 정보를 통신하는 데에 패킷을 사용한다. 패킷은 송신 컴포넌트로부터 수신 컴포넌트로 정보를 반송하기 위해 트랜잭션 계층(605) 및 데이터 링크 계층(610) 내에서 형성된다. 송신 패킷은 다른 계층들을 통하여 흘러감에 따라, 해당 계층들에서 패킷을 처리하는 데에 필요한 추가의 정보로 확장된다. 수신측에서 역 프로세스가 발생하여 패킷은 물리 계층(620) 표현으로부터 데이터 링크 계층(610) 표현으로 변환되고 최종적으로는(트랜잭션 계층 패킷에 대해) 수신 디바이스의 트랜잭션 계층(605)에 의해 처리될 수 있는 형태로 변환된다.
하나의 실시예에서, 트랜잭션 계층(605)는 디바이스의 프로세싱 코어와 상호접속 아키텍처(데이터 링크 계층(610) 및 물리 계층(620) 등) 간의 인터페이스를 제공하는 것이다. 이와 관련하여, 트랜잭션 계층(605)의 주된 역할은 패킷(즉, 트랜잭션 계층 패킷 혹은 TLP)의 조립(assembly) 및 분해(disassembly)이다. 트랜잭션 계층(605)은 전형적으로는 TLP에 대한 크레디트 기반 흐름 제어(credit-base flow control)을 관리한다. PCIe는 스플릿 트랜잭션(split transaction), 즉 요청 및 응답이 시간적으로 분리되는 트랜잭션으로서, 타겟 디바이스가 응답을 위한 데이터를 수집하는 동안에 링크가 다른 트래픽을 반송할 수 있게 하는 트랜잭션을 구현한다.
게다가, PCIe는 크레디트 기반 흐름 제어를 이용한다. 이러한 방식에서, 디바이스는 트랜잭션 계층(605) 내의 각 수신 버퍼에 대한 크레디트의 초기량을 통보(advertise)한다. 링크의 반대측 단에 있는, 콘트롤러 허브와 같은 외부 디바이스는 각 TLP 에 의해 소비되는 크레디트 개수를 카운트한다. 트랜잭션은 크레디트 제한(limit)을 넘지 않는 경우 송신될 수 있다. 응답을 수신하면 크레디트 양은 복원된다. 크레디트 방식의 이점은 크레디트 제한에 직면하지 않는다면 크레디트 리턴의 대기 시간이 성능에 영향을 주지 않는다는 것이다.
하나의 실시예에서, 4개의 트랜잭션 어드레스 공간은 구성(configuration) 어드레스 공간, 메모리 어드레스 공간, 입력/출력 어드레스 공간 및 메시지 어드레스 공간을 포함한다. 메모리 공간 트랜잭션은 데이터를 메모리 맵핑된 위치로부터/로 전송하기 위한 하나 이상의 판독 요청 및 기입 요청을 포함한다. 하나의 실시예에서, 메모리 공간 트랜잭션은 2개의 상이한 어드레스 포맷, 예컨대, 32비트 어드레스와 같은 쇼트(short) 어드레스 포맷 혹은 64비트 어드레스와 같은 롱(long) 어드레스 포맷을 사용할 수 있다. 구성 공간 트랜잭션은 PCIe 디바이스의 구성 공간을 액세스하는 데에 사용된다. 구성 공간에 대한 트랜잭션은 판독 요청 및 기입 요청을 포함한다. 메시지 공간 트랜잭션(혹은 단순히 메시지)는 PCIe 에이전트 간의 대역내(in-band) 통신을 지원하도록 정의된다.
따라서, 하나의 실시예에서, 트랜잭션 계층(605)는 패킷 헤더/페이로드(606)를 조립한다. 현재의 패킷 헤더/페이로드에 대한 포맷은 PCIe 사양서 웹사이트에서의 PCIe 사양서에서 알 수 있다.
도 7을 다시 참조하면, PCIe 트랜잭션 기술자(descriptor)의 실시예가 도시된다. 하나의 실시예에서, 트랜잭션 기술자(700)은 트랜잭션 정보를 반송하기 위한 메커니즘이다. 이와 관련하여, 트랜잭션 기술자(700)은 시스템에서 트랜잭션의 식별을 지원한다. 다른 잠재적인 사용은 디폴트 트랜잭션 배열(ordering) 및 채널과의 트랜잭션의 연관에 대한 트랙킹 수정을 포함한다.
트랜잭션 기술자(700)는 글로벌(global) 식별자 필드(702), 속성 필드(704) 및 채널 식별자 필드(706)을 포함한다. 도시된 예에서, 글로벌 식별자 필드(702)는 로컬 트랜잭션 식별자 필드(708) 및 소스 식별자 필드(710)을 포함하는 것으로 도시되어 있다. 하나의 실시예에서, 글로벌 트랜잭션 식별자(702)는 모든 계류중인 요청에 대해 고유하다.
하나의 구현예에 따르면, 로컬 트랜잭션 식별자 필드(708)은 요청 에이전트(requesting agent)에 의해 생성되는 필드로서, 그 요청 에이전트에 대해 완료를 요구하는 모든 계류중인 요청에 대해 고유하다. 더욱이, 이 예에서, 소스 식별자(710)은 PCIe 계층 내에서 요청자 에이전트를 고유하게 식별한다. 따라서, 소스 식별자(710)과 함께, 로컬 트랜잭션 식별자(708) 필드는 계층 도메인 내에서 트랜잭션의 글로벌 식별을 제공한다.
속성 필드(704)는 트랜잭션의 특성 및 관계를 명시한다. 이와 관련하여, 속성 필드(704)는 트랜잭션의 디폴트 핸들링에 대한 수정을 허용하는 추가의 정보를 제공하는 데에 잠재적으로 사용된다. 하나의 실시예에서, 속성 필드(704)는 우선도(priority) 필드(712), 예약 필드(reserved field)(714), 배열(ordering) 필드(716) 및 논스누프(no-snoop) 필드(718)을 포함한다. 여기서 우선도 서브필드(712)는 트랜잭션에 우선도를 할당하기 위해 개시자(initiator)에 의해 수정될 수 있다. 예약 속성 필드(714)는 장래 사용을 위해 혹은 벤더-정의 사용을 위해 예약된 것이다. 우선도 혹은 보안 속성을 사용하는 가능한 사용 모델은 이 예약 속성 필드를 사용하여 구현될 수 있다.
이 예에서, 배열 속성 필드(716)은 디폴트 배열 규칙을 수정할 수 있는 배열의 타입을 전달하는 선택적인 정보를 공급하는 데에 사용된다. 하나의 예시적 구현예에 따르면, "0"의 배열 속성은 디폴트 배열 규칙을 나타내고, "1"의 배열 속성은 완화된(relaxed) 배열로서, 기입은 동일한 방향으로 기입을 통과(pass)시키고 판독 완료는 동일한 방향으로 기입을 통과시키는 것을 나타낸다. 스누프 속성 필드(718)은 트랜잭션이 스누프되는지를 판정하는 데에 이용된다. 도시된 바와 같이, 채널 ID 필드(706)은 트랜잭션이 연관되어 있는 채널을 식별한다.
링크 계층(610)은 또한 데이터 링크 계층(610)으로서 지칭되는 것으로서, 트랜잭션 계층(605)과 물리 계층(620) 사이의 중간 스테이지로서 작용한다. 하나의 실시예에서, 데이터 링크 계층(610)의 역할은 링크의 2개의 컴포넌트 간에 트랜잭션 계층 패킷(TLP: Transaction Layer Packet)을 교환하기 위한 신뢰가능한 메커니즘을 제공하는 것이다. 데이터 링크 계층(610)의 한측은 트랜잭션 계층(605)에 의해 조립된 TLP을 수용하고, 패킷 시퀀스 식별자(611), 즉 식별 번호 혹은 패킷 번호를 부가하고, 에러 검출 코드, 즉 CRC(612)을 계산하여 부가하고, 수정된 TLP을 물리 계층(620)으로 제공하여 물리 계층을 통하여 외부 디바이스로 송신되도록 한다.
하나의 실시예에서, 물리 계층(620)은 패킷을 외부 디바이스로 물리적으로 송신하기 위한 논리적 서브블록(621) 및 전기적 서브블록(622)을 포함한다. 여기서, 논리적 서브블록(621)은 물리 계층(621)의 "디지털" 기능을 담당한다. 이와 관련하여, 논리적 서브블록은 물리적 서브블록(622)에 의한 송신을 위한 발신(outgoing) 정보를 준비하는 송신부(transmit section)와, 수신 정보를 링크 계층(610)으로 전달하기 전에 식별하고 준비하는 수신부(receiver section)를 포함한다.
물리 블록(622)는 송신기 및 수신기를 포함한다. 송신기는 논리적 서브블록(621)에 의해 심볼을 공급받고, 송신기는 해당 심볼을 시리얼화하여 외부 디바이스로 송신한다. 수신기는 외부 다비이스로부터 시리얼화된 심볼을 공급받고, 그 수신 신호를 비트스트림으로 변환한다. 이 비트스트림은 역시리얼화(de-serialize)되어 논리적 서브블록(621)에 공급된다. 하나의 실시예에서, 8b/10b 송신 코드가 이용되는데, 이 경우 10비트 심볼이 송신/수신된다. 여기서, 특수한 심볼이 사용되어 패킷을 프레임(623)으로 프레임화한다. 게다가, 하나의 예에서, 수신기는 착신(incoming) 시리얼 스트림으로부터 복원된 심볼 클록을 또한 제공한다.
위에서 언급된 바와 같이, 트랜잭션 계층(605), 링크 계층(610) 및 물리 계층(620)이 PCIe 프로토콜 스택의 특정 실시예와 관련하여 기술되지만, 계층형 프로토콜 스택은 이것으로 제한되는 것은 아니다. 사실, 임의의 계층형 프로토콜이 포함/구현될 수 있다. 예로서, 계층형 프로토콜로서 표현되어 있는 포트/인터페이스는 패킷을 조립하는 제 1 계층, 즉, 트랜잭션 계층; 패킷을 시퀀스화(sequence)화는 제 2 계층, 즉 링크 계층; 패킷을 송신하는 제 3 계층, 즉 물리 계층을 포함한다. 특정 예로서, 공통 표준 인터페이스(CSI: common standard interface) 계층형 프로토콜이 이용된다.
다음으로 도 8을 참조하면, PCIe 시리얼 점대점 패브릭의 실시예가 도시된다. PCIe 시리얼 점대점 링크의 실시예가 도시되어 있지만, 시리얼 점대점 링크는 이것으로 제한되는 것은 아닌데, 왜냐하면 해당 링크는 시리얼 데이터를 송신하기 위한 임의의 통신 경로를 포함하기 때문이다. 도시된 실시예에서, 기본 PCIe 링크는 2개의 저전압 차동 구동 신호 쌍, 즉 송신 쌍 806/811 및 수신 쌍 812/807을 포함한다. 따라서, 디바이스(805)는 데이터를 디바이스(810)으로 송신하기 위한 송신 로직(806)과, 디바이스(810)으로부터 데이터를 수신하기 위한 수신 로직(807)을 포함한다. 다시 말해, 2개의 송신 경로, 즉 경로 (816) 및 경로(817)과, 2개의 수신 경로, 즉 경로(818) 및 경로(819)가 PCIe 링크에 포함된다.
송신 경로는 송신 라인, 구리 라인, 광 라인, 무선 통신 채널, 적외선 통신 링크 혹은 다른 통신 경로와 같은 데이터를 송신하기 위한 임의의 경로를 지칭한다. 디바이스(805) 및 디바이스(810)과 같은 2개의 디바이스 간의 접속은 링크(415)와 같은 링크로서 지칭된다. 링크는 하나의 레인(lane)을 지원할 수 있는데, 각 레인은 차동 신호 쌍의 세트(송신을 위한 1쌍, 수신을 위한 1쌍)를 나타낸다. 대역폭을 확대/축소(scale)하기 위해, 링크는 xN으로 표시되는 복수의 레인을 묶을 수 있는데, 여기서 N은 1, 2, 4, 8, 12, 16, 32, 64 혹은 그 이상과 같은 임의의 지원된 링크 폭이다.
차동 쌍은 차동 신호를 송신하기 위한, 라인(816) 및 라인(817)과 같은 2개의 송신 경로를 지칭한다. 예로서, 라인(816)이 저전압 레벨로부터 고전압 레벨로, 즉 상승 에지로 토글하는 경우, 라인(817)은 고 논리 레벨로부터 저 논리 레벨로, 즉 하강 에지에서 구동된다. 차동 쌍은 보다 양호한 신호 무결성, 즉 크로스커플링, 전압 오버슈트/언더슈트, 링잉(ringing)과 같은 보다 양호한 전기 특성을 잠재적으로 나타낸다. 이는 보다 빠른 송신 주파수를 가능하게 하는 보다 양호한 타이밍 윈도우를 허용한다.
위에서 기술한 장치, 방법 및 시스템이 위에 언급된 바와 같은 임의의 전자 디바이스 혹은 시스템으로 구현될 수 있음에 유의하자. 특정한 도시로서, 아래의 도면은 여기에 기술된 본 발명을 이용하기 위한 예시적 시스템을 제공한다. 아래의 시스템이 보다 자세하게 기술되기 때문에, 다수의 상이한 상호접속이 위의 기술 내용으로부터 개시, 기술 및 재논의된다. 그리고, 쉽게 알 수 있는 바와 같이, 위에서 기술된 진전 사항들은 그러한 상호접속들, 패브릭들 혹은 아키텍처들 중 임의의 것에 적용될 수 있다.
도 9을 지금 참조하면, 본 발명의 실시예에 따른 컴퓨터 시스템 내에 존재하는 컴포넌트들의 블록도가 도시된다. 도 9에 도시된 바와 같이, 시스템(900)은 컴포넌트들의 임의의 조합을 포함한다. 이들 컴포넌트는 IC, 그의 일부, 이산 전자 디바이스 혹은 다른 모듈, 로직, 하드웨어, 소프트웨어, 펌웨어, 혹은 컴퓨터 시스템에 구성된 이들의 조합 혹은 컴퓨터 시스템의 새시 내에 구성된 컴포넌트로서 구현될 수 있다. 도 9의 블록도는 컴퓨터 시스템의 많은 컴포넌트들의 하이 레벨 뷰를 도시하려는 것임에 또한 유의하자. 하지만, 도시된 컴포넌트들 중 일부는 생략될 수 있고, 추가의 컴포넌트가 존재할 수 있고, 도시된 컴포넌트들의 상이한 배치가 다른 구현예에서 발생할 수 있음이 이해될 것이다. 결과적으로, 위에서 기술된 발명은 아래 도시 혹은 기술되는 하나 이상의 상호접속의 임의의 부분으로 구현될 수 있다.
도 9에 도시된 바와 같이, 프로세서(910)은 하나의 실시예에서, 마이크로프로세서, 멀티코어 프로세서, 멀티스레드 프로세서, 초저전압 프로세서(ultra low voltage processor), 임베디드 프로세서 혹은 다른 알려진 프로세싱 요소를 포함한다. 도시된 구현예에서, 프로세서(910)은 메인 프로세싱 유닛으로서, 그리고 시스템(900)의 다수의 컴포넌트 중 많은 컴포넌트와 통신하기 위한 중앙 허브로서 작동한다. 예로서, 프로세서(900)은 시스템온칩(SoC)으로서 구현된다. 특정한 도시적인 예로서, 프로세서(910)은 미국 캘리포니아 산타클라라 소재의 인텔사로부터 입수가능한 i3, i5, i7 혹은 다른 그러한 프로세서와 같은 Intel® Architecture Core™ 기반 프로세서를 포함한다. 하지만, 미국 캘리포니아 서니베일(Sunnyvale) 소재의 AMD 사로부터 입수가능한 다른 저전력 프로세서, 미국 캘리포니아 서니베일 소재의 MIPS 테크놀러지 사의 MIPS 기반 디자인, ARM 홀딩스 사 혹은 그의 고객, 또는 그들의 라이센시 혹은 채택자(adopter)으로부터 라이센싱된 ARM 기반 디자인
이 애플 A5/A6 프로세서, 퀄컴 스냅드래곤 프로세서 혹은 TI OMAP 프로세서와 같은 다른 실시예에서 존재할 수 있음을 이해한다. 그러한 프로세서들의 커스터머 버전의 많은 것이 수정되고 변경됨에 유의하자. 하지만, 그들은 프로세서 라이센서에 의해 제시된 정의된 알고리즘을 수행하는 특정한 인스트럭션 세트를 지원 혹은 인지할 수 있다. 여기서, 마이크로아키텍처 구현은 다양할 수 있지만, 프로세서의 아키텍처 기능은 대개 변함없다. 하나의 구현예에서 프로세서(910)의 아키텍처 및 동작에 관한 어떤 세부 내용은 도시적인 예를 제공하기 위해 아래에서 더욱 기술될 것이다.
프로세서(910)은 하나의 실시예에서, 시스템 메모리(915)와 통신한다. 도시적인 예로서, 소정량의 시스템 메모리를 제공하기 위해 복수의 메모리 디바이스를 통하여 구현될 수 있다. 예로서, 메모는 JEDEC(Joint Electron Devices Engineering Council) 저전력 더블 데이터 레이트(LPDDR: low power double data rate) 기반 디자인(JEDEC JESD 209-2E(2009년 4월 배포)에 따른 현재의 LPDDR2 표준 혹은, 대역폭을 증가시키기 위해 LPDDR2에 대한 확장을 제공할 LPDDR3 혹은 LPDDR4로서 지칭되는 차세대 LPDDR 표준 등)에 따른 것일 수 있다. 여러 구현예에서, 개개의 메모리 디바이스는 단일 다이 패키지(SDP), 듀얼 다이 패키지(DDP) 혹은 쿼드 다이 패키지(Q17P)와 같은 상이한 패키지 타입일 수 있다. 몇몇 실시예에서, 이들 디바이스는 보다 낮은 프로파일 솔루션을 제공하기 위해 마더보드 상에 직접 솔더링되는 한편, 다른 실시예에서는, 이들 디바이스는 소정의 커넥터에 의해 마더보드에 연결되는 하나 이상의 메모리 모듈로서 구현된다. 그리고 물론, 다른 타입의 메모리 모듈, 예컨대, microDIMM, MiniDIMM을 포함하는(그러나 이들로 제한되는 것은 아님) 상이한 형태의 DIMM(dual inline memory module)과 같은 다른 메모리 구현이 가능하다. 특정한 도시적인 실시예에서, 메모리는 2GB와 16GB 사이의 사이즈를 갖고, DDR3LM 패키지 또는 볼 그리드 어레이(BGA)를 통하여 마더보드에 솔더링되는 LPDDR2 혹은 LPDDR3로서 구현될 수 있다.
데이터, 애플리케이션, 하니 이상의 운영 체제 등과 같은 정보의 지속적인 저장을 제공하기 위해, 대용량 스토리지(mass storage)(920)가 또한 프로세서(910)에 연결될 수 있다. 다수의 실시예에서, 시스템 응답성을 개선함과 아울러 보다 얇고 가벼운 시스템 디자인을 가능하게 하기 위해, 이러한 대용량 스토리지는 SSD로서 구현될 수 있다. 하지만, 다른 실시예에서, 대용량 스토리지는 파워 다운(power down) 이벤트 동안 컨텍스트 상태 및 다른 그러한 정보의 비휘발성 저장을 가능하게 하여 시스템 동작의 재기동시 빠른 파워 업(power up)이 발생할 수 있도록 하는 SSD 캐시로서 동작하기 위한 적은 양의 SSD 스토리지를 갖는 하드 디스크 드라이브(HDD)를 사용하여 주로 구현될 수 있다. 또한 도 9에 도시된 바와 같이, 플래시 디바이스(922)가 예컨대 시리얼 페리퍼럴 인터페이스(SPI)를 통하여 프로세서(910)에 연결될 수 있다. 이 플래시 디바이스는 기본 입출력 소프트웨어(BIOS) 뿐만 아니라 시스템의 다른 펌웨어를 포함하는 시스템 소프트웨어의 비휘발성 저장을 제공할 수 있다.
다수의 실시예에서, 시스템의 대용량 스토리지는 SSD 만으로 구현되거나 혹은 SSD 캐시를 갖는 디스크, 광 드라이브 혹은 다른 드라이브로서 구현된다. 몇몇 실시예에서, 대용량 스토리지는 SSD로서 구현되거나 리스토어(RST: restore) 캐시 모듈과 함께 HDD로서 구현된다. 다수의 구현예에서, HDD는 320GB~4TB(테라바이트)의 스토리지를 제공하고, RST 캐시는 24GB~256GB의 용량을 갖는 SSD로 구현된다. 그러한 SSD 캐시는 적절한 수준의 응답성을 제공하기 위해 싱글 레벨 캐시(SLC) 혹은 멀티 레벨 캐시(MLC)으로서 구현될 수 있다. SSD 만(SSD-only)의 옵션에서는, 모듈은 mSATA 슬롯 혹은 NGFF 슬롯과 같은 다양한 위치에 수용될 수 있다. 예로서, SSD는 120GB~1TB의 용량을 갖는다.
다수의 입출력(IO) 디바이스가 시스템(900) 내에 존재할 수 있다. 도 9의 실시예에서 특히 도시된 것은 새시의 덮개(lid) 부분 내에 구성되는 고해상도 LCD 혹은 LED 패널일 수 있는 디스플레이(924)이다. 이러한 디스플레이 패널은 예컨대 해당 디스플레이 패널 위에 외측에 적용된 터치 스크린(925)을 또한 제공하여, 이 터치 스크린과의 사용자 상호작용을 통하여, 사용자 입력이 시스템에 제공되어, 예컨대, 정보의 표시, 정보의 액세스 등에 관한 원하는 동작이 가능하게 할 수 있다. 하나의 실시예에서, 디스플레이(924)는 고성능 그래픽 상호접속부로서 구현될 수 있는 디스플레이 상호접속부를 통하여 프로세서(910)에 연결될 수 있다. 터치 스크린(925)는 하나의 실시예에서 I2C 상호접속부일 수 있는 또다른 상호접속부를 통하여 프로세서(910)에 연결될 수 있다. 도 9에 또한 도시된 바와 같이, 터치 스크린(925)에 부가하여, 터치에 의한 사용자 입력이 터치 패드(930)를 통하여 또한 발생할 수 있는데, 이러한 터치 패드(930)은 새시 내에 구성될 수 있고 터치 스크린(925)와 동일한 I2C 상호접속부에 또한 연결될 수 있다.
디스플레이 패널은 복수의 모드로 동작할 수 있다. 제 1 모드에서, 디스플레이 패널은 가시 광에 투명한 투명 상태(transparent state)로 구성될 수 있다. 다수의 실시예에서, 대다수의 디스플레이 패널은 둘레의 베젤(bezel)을 제외하고는 디스플레이일 수 있다. 시스템이 노트북 모드에서 동작되고 디스플레이 패널이 투명 상태로 동작되는 경우, 사용자는 디스플레이 뒤의 사물을 또한 볼 수 있음과 아울러, 디스플레이 패널 상에 표시되는 정보를 볼 수 있다. 게다가, 디스플레이 패널 상에 표시되는 정보는 디스플레이 뒤에 위치한 사용자가 볼 수 있다. 또는, 디스플레이 패널의 동작 상태는 가시 광이 디스플레이 패널을 통과하지 못하는 불투명 상태(opaque state)일 수 있다.
태블릿 모드에서 시스템은 닫히게 접혀서 디스플레이 패널의 뒤쪽(back) 디스플레이 표면이 바깥쪽으로 사용자 쪽으로 향하는 위치에 있게 되고, 이 경우 베이스 패널의 바닥면이 표면 상에 위치하거나 사용자에 의해 유지되게 된다. 태블릿 동작 모드에서, 뒤쪽 디스플레이 표면은 터치 스크린 기능성을 가질 수 있고 태블릿 디바이스와 같은 통상의 터치 스크린 디바이스의 다른 알려진 기능을 수행할 수 있기 때문에, 디스플레이 및 사용자 인터페이스의 역할을 수행할 수 있다. 이를 위해, 디스플레이 패널은 터치 스크린 층과 앞쪽(front) 디스플레이 표면 사이에 배치된 투명도 조절 층(transparency-adjusting layer)을 포함할 수 있다. 몇몇 실시예에서, 투명도 조절 층은 EC(electrochromic: 전기변색) 층, LCD 층 혹은 EC 층과 LCD 층의 조합일 수 있다.
다수의 실시예에서, 디스플레이는 상이한 사이즈, 예컨대, 11.6" 혹은 13.3" 스크린일 수 있고, 16:9 종횡비를 가질 수 있고 적어도 300 니트(nit) 휘도를 가질 수 있다. 또한 디스플레이는 풀 HD 해상도(적어도 1920x1080p)일 수 있고, 임베디드 디스플레이 포트(eDP: embedded display port)와 호환가능하고, 패널 셀프 리프레시(panel self refresh)를 갖는 저전력 패널일 수 있다.
터치 스크린 능력과 관련하여, 시스템은 멀티터치 정전용량식(multi-touch capacitive)이고 적어도 5개의 핑거를 지원할 수 있는 디스플레이 멀티터치 패널을 제공할 수 있다. 그리고 몇몇 실시예에서, 디스플레이는 1개의 핑거를 지원할 수 있다. 하나의 실시예에서, 터치 스크린은 "핑거 화상(finger burn)"을 저감하고 "핑거 스킵(finger skipping)"을 피하기 위해 낮은 마찰의 손상/긁힘 방지 유리 및 코팅(예컨대, Gorilla Glass™ 혹은 Gorilla Glass 2™) 내에 수용된다. 향상된 터치 경험 및 응답성을 제공하기 위해, 터치 패널은 몇몇 경우에, 핀치 줌(pinch zoom) 동안 정적 뷰(static view) 당 2 프레임(30Hz) 미만의 멀티터치 기능성과, 200ms(포인터에 대한 핑거 상에서의 지연(lag on finger to pointer))의 프레임(30Hz) 당 1cm 미만의 싱글터치 기능성을 갖는다. 디스플레이는 몇몇 경우에, 패널 표면과 또한 동일 표면인 최소 스크린 베젤과, 멀티터치의 사용 시 제한된 IO 간섭을 갖는 에지-대-에지 유리(edge-to-edge glass)를 지원한다.
지각적 컴퓨팅 및 다른 목적을 위해, 다수의 센서가 시스템 내에 존재할 수 있고 상이한 방식으로 프로세서(910)에 연결될 수 있다. 관성 센서 및 환경 센서가 센서 허브(940)을 거쳐서 I2C 상호접속부를 통하여 프로세서(910)에 연결될 수 있다. 도 9에 도시된 실시예에서, 이들 센서는 가속도계(941), 주변광 센서(ALS: ambient light sensor)(942), 나침반(943) 및 자이로스코프(944)를 포함할 수 있다. 다른 환경 센서는 몇몇 실시예에서 시스템 관리 버스(SMBus)를 통하여 프로세서(910)에 연결되는 하나 이상의 열 센서(946)을 포함할 수 있다.
플랫폼 내에 존재하는 다수의 관성 센서 및 환경 센서를 사용하여, 많은 상이한 사용 케이스가 실현될 수 있다. 이들 사용 케이스는 지각적 컴퓨팅을 포함하는 향상된 컴퓨팅 동작을 가능하게 하고 또한 전력 관리/배터리 수명, 보안 및 시스템 응답성과 관련한 여러 개선을 허용한다.
예컨대, 전력 관리/배터리 수명 문제와 관련하여, 주변광 센서로부터의 정보에 적어도 부분적으로 근거하여, 플랫폼의 위치에서의 주변 광 상태가 판정되고 이에 따라 디스플레이의 강도가 제어된다. 따라서, 디스플레이를 동작시키는 데에 소비되는 전력이 어떤 광 상태에서 저감된다.
보안 동작과 관련하여, 위치 정보와 같은 센서로부터 획득된 컨텍스트 정보에 근거하여, 사용자가 어떤 보안 문서에 액세스하는 것이 허용되는지가 판정될 수 있다. 예컨대, 사용자는 플랫폼이 공공 장소에 위치하고 있는 경우 그러한 문서를 액세스하는 것이 금지된다. 이러한 판정은 하나의 실시예에서, 예컨대 GPS 센서 혹은 랜드마크의 카메라 인지를 통하여 판정된 위치 정보에 근거한다. 다른 보안 동작은 디바이스들을 서로 근접한 범위 내에 있도록 짝을 지우는(pairing) 것(예컨대, 여기서 기술되는 휴대 플랫폼과 사용자 데스크탑 컴퓨터, 모바일 전화 등)을 포함할 수 있다. 몇몇 구현예에서, 어떤 셰어링(sharing)은 이들 디바이스가 그렇게 짝을 이룰 때 근거리 무선 통신(NFC)(near field communication)을 통하여 실현된다. 하지만, 이들 디바이스가 특정한 범위를 넘는 경우, 그러한 셰어링은 해제될 수 있다. 더욱이, 여기서 기술된 플랫폼과 스마트폰을 짝 지우는 경우, 이들 디바이스가 공공 장소에 있는 때 서로로부터 사전결정된 거리를 넘어 이동하는 경우 알람이 트리거되도록 구성될 수 있다. 이와 반대로, 이들 짝 지어진 디바이스가 안전한 장소, 예컨대, 근무지 혹은 집에 있는 경우, 이들 디바이스는 그러한 알람을 트리거함이 없이 이러한 사전결정된 한계를 넘을 수 있다.
응답성은 센서 정보를 이용하여 또한 향상될 수 있다. 예컨대, 플랫폼이 저 전력 상태에 있는 경에 조차도, 이들 센서는 비교적 낮은 주파수에 동작하도록 여전히 인에이블될 수 있다. 따라서, 예컨대 관성 센서, GPS 센서 등에 의해 판정된 플랫폼의 위치의 임의의 변화가 판정된다. 어떠한 그러한 변화도 등록되어 있지 않은 경우, 와이파이(Wi-Fi™) 액세스 포인트 혹은 유사한 무선 인에이블러(enabler)와 같은 이전의 무선 허브로의 보다 빠른 접속이 발생하는데, 이는 이러한 경우 이용가능한 무선 네트워크 리소스를 스캔할 필요가 없기 때문이다. 따라서, 저전력 상태로부터 깨어나는 때의 응답성의 수준이 보다 향상된다.
본 명세서에 기술된 플랫폼 내의 집적된 센서를 통하여 획득된 센서 정보를 이용하여 많은 다른 사용 케이스가 인에이블될 수 있고, 위의 예는 단지 예시의 목적을 위한 것임이 이해될 것이다. 본 명세서에 기술된 시스템을 사용하여, 지각적 컴퓨팅 시스템은 제스처 인식을 포함하는 대안적인 입력 양식(modality)의 부가를 허용하여, 해당 시스템이 사용자 동작 및 의도를 감지할 수 있게 한다.
몇몇 실시예에서, 하나 이상의 적외선 감지 요소 혹은 다른 열 감지 요소, 또는 사용자의 존재 혹은 움직임을 감지하기 위한 임의의 다른 요소가 존재할 수 있다. 그러한 감지 요소는 복수의 상이한 요소를 포함할 수 있고, 이 경우 이들 복수의 상이한 요소는 함께 작동하거나 순차적으로 작동하거나 혹은 이들 양쪽의 작동일 수 있다. 예컨대, 감지 요소는 광 혹은 사운드 방사와 같은 초기 감지를 제공하고 후속하여 예컨대, 초음파 TOF(time of flight) 카메라 혹은 패턴화된 광 카메라에 의한 제스쳐 검출의 감지를 제공하는 요소를 포함한다.
또한, 몇몇 실시예에서, 시스템은 조명 라인(illuminated line)을 제공하기 위해 광 생성기(light gen erator)을 포함한다. 몇몇 실시예에서, 이러한 라인은 가상 경계, 다시 말해 공간 내의 상상의 혹은 가상의 위치에 관한 시각적인 큐(visual cue)을 제공하는데, 이 경우, 가상 경계 혹은 평면을 통과하거나 돌파하는 사용자의 액션은 컴퓨팅 시스템에 관여하고자 하는 의도로서 해석된다. 몇몇 실시예에서, 조명 라인은 컴퓨팅 시스템이 사용자에 관한 상이한 상태로 천이함에 따라 색을 변경할 수 있다. 조명 라인은 공간 내의 가상 경계의 사용자에 대해 시각적인 큐를 제공하기 위해 사용될 수 있고, 사용자가 컴퓨터에 관여하고 싶은 때를 판정하는 것을 포함하여, 사용자에 관한 컴퓨터의 상태에서의 천이를 판정하기 위해 시스템에 의해 사용될 수 있다.
몇몇 실시예에서, 컴퓨터는 사용자 위치를 감지하고, 가상 경계를 통과하는 사용자의 손의 움직임을, 컴퓨터에 관여하고자 하는 사용자의 의도를 나타내는 제스처로서 해석하도록 동작한다. 몇몇 실시예에서, 사용자가 가상 라인 혹은 평면을 통과하면 광 생성기에 의해 생성되는 광이 변할 수 있고, 이에 의해 컴퓨터에 입력하고자 하는 제스처를 제공하기 위한 영역에 사용자가 진입했음을 알리는 시각적인 피드백을 사용자에게 제공할 수 있다.
디스플레이 스크린은 사용자에 관한 컴퓨팅 시스템의 상태의 천이를 나타내는 시각적인 표시를 제공할 수 있다. 몇몇 실시예에서, 제 1 스크린은 제 1 상태에서 제공되는데, 이 제 1 상태에서는, 사용자의 존재가 하나 이상의 감지 요소의 사용 등을 통하여 시스템에 의해 감지된다.
몇몇 실시예에서, 시스템은 얼굴 인식 등에 의해, 사용자 신원을 감지하도록 동작한다. 여기서, 제 2 스크린으로의 천이는 컴퓨팅 시스템이 사용자 신원을 인지하고 있는 제 2 상태에서 제공될 수 있는데, 이 경우 이 제 2 스크린은 사용자가 새로운 상태로 천이했음을 알리는 시각적인 피드백을 사용자에게 제공한다. 제 3 스크린으로의 천이는 사용자가 자신의 인지를 확인한 제 3 상태에서 발생할 수 있다.
몇몇 실시예에서, 컴퓨팅 시스템은 사용자에 대한 가상 경계의 위치를 판정하기 위해 천이 메카니즘을 사용할 수 있는데, 여기서 가상 경계의 위치는 사용자 및 컨텍스트에 따라 다를 수 있다. 컴퓨팅 시스템은 해당 시스템에 관여하기 위한 가상 경계를 나타내기 위해 조명 라인과 같은 광을 생성할 수 있다. 몇몇 실시예에서, 컴퓨팅 시스템은 대기 상태에 있을 수 있고, 광은 제 1 색으로 생성될 수 있다. 컴퓨팅 시스템은 감지 요소를 사용하여 사용자의 존재 및 움직임을 감지하는 것 등에 의해, 사용자가 가상 경계를 지났는지를 검출할 수 있다.
몇몇 실시예에서, 사용자가 가상 경계를 넘은 것(사용자의 손이 가상 경계 라인보다 상기 컴퓨팅 시스템에 더 가까운 경우 등)으로 검출된 경우, 컴퓨팅 시스템은 사용자로부터 제스처 입력을 수신하기 위한 상태로 천이할 수 있는데, 이 경우, 이러한 천이를 나타내기 위한 메커니즘은 가상 경계를 나타내는 광을 제 2 색으로 변경하는 것을 포함할 수 있다.
몇몇 실시예에서, 컴퓨팅 시스템은 다음에, 제스처 움직임이 검출되는지를 판정할 수 있다. 제스처 움직임이 검출되는 경우, 컴퓨팅 시스템은 제스처 인식 프로세스로 진행할 수 있는데, 이러한 제스처 인식 프로세스는 제스처 데이터 라이브러리로부터의 데이터의 사용을 포함할 수 있고, 이 제스처 데이터 라이브러리는 컴퓨팅 디바이스 내의 메모리 내에 상주하거나 혹은 컴퓨팅 디바이스에 의해 액세스될 수 있다.
사용자의 제스처가 인식되면, 컴퓨팅 시스템은 그 입력에 대한 응답으로서 기능을 수행하고, 사용자가 가상 경계 내에 있는 경우 추가의 제스처를 수신하기 위해 복귀(return)할 수 있다. 몇몇 실시예에서, 제스처가 인식되지 않으면, 컴퓨팅 시스템은 에러 상태로 천이할 수 있는데, 이 경우, 에러 상태를 나타내기 위한 메커니즘은 가상 경계를 나타내는 광이 제 3 색으로 변하는 것을 포함할 수 있는 한편, 컴퓨팅 시스템은 사용자가 컴퓨팅 시스템에 관여하기 위한 가상 경계 내에 있는 경우 추가의 제스처를 수신하기 위해 복귀한다.
위에 언급된 바와 같이, 다른 실시예에서, 시스템은 적어도 2개의 상이한 모드, 태블릿 모드 및 노트북 모드에서 사용될 수 있는 변환가능한 태블릿 시스템으로서 구성될 수 있다. 변환가능한 시스템은 2개의 패널, 즉 디스플레이 패널 및 베이스 패널을 가질 수 있어, 태블릿 모드에서 2개의 패널이 하나가 다른 하나 위에 있는 적층 형태로 배치된다. 태블릿 모드에서, 디스플레이 패널은 바깥쪽으로 마주보고 있어 통상의 태블릿에서 발견되는 터치 스크린 기능을 제공할 수 있다. 노트북 모드에서, 2개의 패널은 열려진 클램셀(clamshell) 구성으로 배치될 수 있다.
다수의 실시예에서, 가속도계는 적어도 50Hz의 데이터 레이트를 가지는 3축 가속도계일 수 있다. 자이로스코프는 또한 포함될 수 있고, 3축 자이로스코프일 수 있다. 게다가, 전자 나침반/자력계(e-compass/magnetometer)가 존재할 수 있다. 또한, 하나 이상의 근접 센서(proximity sensor)가 (예컨대, 사람이 시스템에 근접하고 있는 때(혹은 근접하고 있지 않을 때)을 검출하여 파워/성능을 조정해서 배터리 수명을 늘리도록 덮개 열림(lid open)에 대해) 제공될 수 있다. 가속도계, 자이로스코프 및 나침반을 포함하는 몇몇 OS의 센서 퓨전 케이퍼빌러티(Sensor Fusion capability)는 증강된 피쳐(feature)을 제공할 수 있다. 게다가, 센서 허브를 통하여 실시간 클럭(RTC: real-time clock)을 가짐으로써, 시스템의 나머지가 저 전력 상태에 있는 때 센서 입력을 수신하도록 센서 메커니즘으로부터의 깨어남을 실현할 수 있다.
몇몇 실시예에서, 내부 리드/디스플레이 열림 스위치 혹은 센서는 덮개가 닫힘/열림인 때를 나타내고, 시스템이 연결상태로 대기(Connected Standby) 상태에 놓이거나 연결상태로 대기 상태로부터 자동적으로 깨어나도록 하는 데에 사용될 수 있다. 다른 시스템 센서는 내부의 프로세서, 메모리 및 표면(skin) 온도 모니터링을 위한 ACPI 센서를 포함하여, 검출된 파라메터에 근거한 프로세서 및 시스템 동작 상태에 대한 변경을 가능하게 할 수 있다.
실시예에서, OS는 연결상태로 대기(Connected Standby)를 구현하는 마이크로소프트 윈도우 8 OS일 수 있다(여기서는 이 접속 스탠바이는 또한 Win8 CS로서 지칭된다). 윈도우 8 연결상태로 대기 상태 혹은 유사한 상태를 갖는 다른 OS는 본 명세서에 기술된 플랫폼을 통하여 매우 낮은 울트라 아이들 전력을 제공하여, 애플리케이션이 매우 낮은 전력 소비로 예컨대, 클라우드 기반 위치에의 연결 상태를 유지할 수 있게 해준다. 플랫폼은 3개의 전력 상태를 지원할 수 있는데, 이는 스크린 온(정규(normal)), (디폴트 "오프" 상태로서의) 연결상태로 대기(Connected Standby), 셧다운(0 와트의 전력 소비)일 수 있다. 따라서, 연결상태로 대기 상태에서, 플랫폼은 스크린이 오프임에도 불구하고 (최소 전력 레벨로) 논리적으로 온이다. 그러한 플랫폼에서, 애플리케이선이 알 수 있고 계속적인 연결을 유지하도록 전력 관리를 행할 수 있는데, 이러한 계속적인 연결의 관리는 가장 낮은 전력 소비의 컴포넌트가 동작을 행할 수 있게 해주는 오프로드 기술(offload technology)에 부분적으로 기인하는 것이다.
도 9에 또한 도시된 바와 같이, 다수의 주변 장치가 LPC(low pin count) 상호접속부를 통하여 프로세서(910)에 연결될 수 있다. 도시된 실시예에서, 다수의 컴포넌트는 임베디드 콘트롤러(935)를 통하여 연결될 수 있다. 그러한 컴포넌트는 키보드(936)(예컨대, PS2 인터페이스를 통하여 연결됨), 팬(937) 및 열 센서(939)를 포함할 수 있다. 몇몇 실시예에서, 터치 패드(930)는 또한 PS2 인터페이스를 통하여 EC(935)에 또한 연결될 수 있다. 게다가, 2003년 10월 2일자의 TCG(Trusted Computing Group) TPM 사양서 버전 1.2에 따른 TPM(trusted platform module)(938)과 같은 보안 프로세서가 또한, 이러한 LPC 상호접속부를 통하여 프로세서(910)에 연결될 수 있다. 하지만, 본 발명의 범위는 이러한 것으로 제한되는 것이 아님을 이해해야 하고, 보안 정보의 안전한 프로세싱 및 저장은 보안 코프로세서 내의 SRAM과 같은 또다른 보호된 위치에 있을 수 있거나, 보안 엔클레이브(SE: secure enclave) 프로세서 모드에 의해 보호되는 때에만 해독되는 암호화 데이터 블랍(blob)으로서 일 수 있다.
특정 구현예에서, 주변 포트는 HDMI 커넥터(풀 사이즈, 미니 혹은 마이크로와 같은 상이한 폼 팩터일 수 있음); 하나 이상의 USB 포트를 포함할 수 있는데, 이러한 USB 포트는 유니버설 시리얼 버스 개정판 3.0 사양서(2008년 11월) 에 따른 풀사이즈 외부 포트와 같은 것으로서, 시스템이 연결상태로 대기 상태에 있고 AC 벽 전원에 플러깅되어 있는 때 (스마트폰과 같은) USB 디바이스의 충전을 위해 적어도 하나의 USB 포트에 전원이 공급된다. 게다가, 하나 이상의 썬더볼트(Thunderbolt™) 포트가 제공될 수 있다. 다른 포트는 풀사이즈 SD-XC 카드 리더 및/또는 WWAN용 SIM 카드 리더(예컨대, 8핀 카드 리더)와 같은 외부에서 액세스가능한 카드 리더를 포함할 수 있다. 오디오의 경우, 스테레오 사운드 및 마이크로폰 능력(예컨대, 콤비네이션 기능)을 갖는 3.5mm 잭이 존재할 수 있는데, 이 경우, 잭 검출을 위한 지원(예컨대, 덮개 내의 마이크로폰을 사용하는 헤드폰만의 지원 혹은 케이블 형태의 마이크로폰 구비 헤드폰의 지원)이 포함되어 있다. 몇몇 실시예에서, 이러한 잭은 스테레오 헤드폰과 스테레오 마이크로폰 입력 간에 리태스커블(re-taskable)할 수 있다. 또한, 전원 잭이 AC 블릭(brick)에 연결하기 위해 제공될 수 있다.
시스템(900)은 무선을 포함하는 다양한 방식으로 외부 디바이스와 통신할 수 있다. 도 9에 도시된 실시예에서, 다수의 무선 모듈이 존재하는데, 각 무선 모듈은 특정한 무선 통신 프로토콜에 대한 구성된 무선 장치에 대응할 수 있다. 근거리와 같은 짧은 범위 내에서의 무선 통신을 위한 하나의 방식은 NFC 유닛(945)을 통하는 것일 수 있는데, 이러한 NFC 유닛(945)은 하나의 실시예에서, SMBus를 통하여 프로세서(910)와 통신할 수 있다. 이러한 NFC 유닛(945)을 통하여 서로 근접한 거리 내의 디바이스들이 통신할 수 있다. 예컨대, 사용자는 시스템(900)과 사용자의 스마트폰과 같은 다른 휴대 장치를 근접 관계로 하고 식별 정보, 지불 정보와 같은 정보의 전송, 이미지 데이터와 같은 데이터 등의 전송을 인에이블하는 것에 의해 시스템(900)이 그 다른 휴대 장치와 통신할 수 있게 할 수 있다. 무선 전력 전송이 또한, NFC 시스템을 사용하여 수행될 수 있다.
본 명세서에 기술되는 NFC 유닛을 사용하여, 사용자는 하나 이상의 디바이스의 코일 간의 커플링을 이용하는 것에 의한 (근거리 무선 통신 및 무선 전력 전송(WPT: wireless power transfer)과 같은) 근거리 커플링 기능을 위해 디바이스들을 좌우로 접촉시키고 디바이스들을 나란히 놓을 수 있다. 보다 구체적으로는, 실시예들은 이들 코일 간의 보다 양호한 커플링을 제공하기 위해 전략적으로 성형되고 배치된 자성 재료를 갖는 디바이스들을 제공할 수 있다. 각 코일은 자신과 연관된 인덕턴스를 가지고, 이러한 인덕턴스는 시스템에 의한 공통의 공진 주파수를 가능하도록, 시스템의 저항성 특성, 용량성 특성 및 다른 특성과 관련하여 선택될 수 있다.
도 9에 도시된 또한 도시된 바와 같이, 추가의 무선 유닛은 WLAN 유닛(950) 및 블루투스 유닛(952)를 포함하는 다른 단거리 무선 엔진을 포함할 수 있다. WLAN 유닛(950)을 사용하여, 소정의 IEEE 802.11 표준에 따른 Wi-Fi™이 실현될 수 있는 한편, 블루투스 유닛(952)을 사용하여, 블루투스 프로토콜을 통한 단거리 통신이 발생할 수 있다. 이들 유닛은 예컨대 USB 링크 혹은 UART(universal asynchronous receiver transmitter) 링크를 통하여 프로세서(910)와 통신할 수 있다. 혹은 이들 유닛은 (2007년 1월 17일자로 발행된) PCI Expess™ 사양 베이스 사양서 버전 3.0에 따르는 PCIe™ 프로토콜 혹은 SDIO(serial data input/output) 표준과 같은 또다른 프로토콜에 따른 상호접속부를 통하여 프로세서(910)와 연결될 수 있다. 물론, 하나 이상의 애드인(add-in) 카드 상에 구성될 수 있는 이들 주변 장치간의 실제 물리적 접속은 마더보드에 구현되는 NGFF 커넥터에 의해서 일 수 있다.
더욱이, 셀룰라 혹은 다른 무선 광역 프로토콜에 따른 무선 광역 통신이 WWAN 유닛(956)을 통하여 발생할 수 있는데, 이러한 WWAN 유닛(956)은 가입자 식별 모듈(SIM)(957)에 연결될 수 있다. 게다가, 위치 정보의 수신 및 사용을 가능하게 하기 위해, GPS 모듈(955)이 또한 존재할 수 있다. 도 9에 도시된 실시예에서, WWAN 유닛(956), 및 카메라 모듈(954)와 같은 집적된 캡쳐 디바이스가 USB 2.0 혹은 USB 3.0 링크와 같은 소정의 USB 프로토콜을 통하여 통신하거나, UART 혹은 I2C 프로토콜을 통하여 통신할 수 있다. 또한, 이들 유닛의 실제 물리적 접속은 마더보드 상에 구성된 NGFF 커넥터로의 NGFF 애드인 카드의 적용을 통해서 일 수 있다.
특정한 실시예에서, 무선 기능은 윈도우 8 CS을 지원하는 WiFi™ 802.11ac 솔루션(예컨대, IEEE 802.11abgn과 역방향(backward) 호환가능한 애드인 카드)에 의해 모듈 형태로 제공될 수 있다. 이러한 카드는 (예컨대, NGFF 어댑터를 통하여) 내부 슬롯 내에 구성될 수 있다. 추가의 모듈은 블루투스 능력(예컨대, 역방향 호환성을 갖는 블루투스 4.0) 뿐만 아니라, 인텔 무선 디스플레이 (Intel Wireless Display)기능도 제공할 수 있다. 게다가, NFC 서포트는 별도의 다비이스 혹은 다기능 디바이스를 통하여 제공될 수 있고, 예컨대, 손쉬운 액세스를 위해 새시의 전방 우측부에 위치할 수 있다. 또다른 추가의 모듈은 3G/4G/LTE 및 GPS를 위한 서포트를 제공할 수 있는 WWAN 디바이스일 수 있다. 이러한 모듈은 내부 (예컨대, NGFF) 슬롯 내에 구현될 수 있다. 집적 안테나 서포트가 WiFi™, 블루투스, WWAN, NFC 및 GPS을 위해 제공될 수 있어, WiFi™으로부터 WWAN, 무선 기가비트 사양서(2010년 7월)에 따른 무선 기가비트(WiGig)으로의 끊김없는(seamless) 천이 및 그 반대 방향으로의 끊김없는 천이를 가능하게 한다.
위에 기술된 바와 같이, 집적 카메라는 덮개 내에 구현될 수 있다. 하나의 예로서, 이러한 카메라는 예컨대, 적어도 2.0 메가픽셀(MP)의 해상도를 가지고 6.0 MP 이상으로 해상도가 확장되는 고 해상도 카메라일 수 있다.
오디오 입력 및 출력을 제공하기 위해, 오디오 프로세서가 DSP(960)을 통하여 구현될 수 있는데, DSP(960)은 HDA(high definition audio) 링크를 통하여 프로세서(910)에 연결될 수 있다. 유사하게, DSP(960)은 집적된 코더/디코더(CODEC) 및 증폭기(962)와 통신할 수 있고, 이러한 CODEC 및 증폭기(962)는 새시 내에 구현될 수 있는 출력 스피커(963)에 연결될 수 있다. 유사하게, 증폭기 및 CODEC(962)는 마이크로폰(965)로부터 오디오 입력을 수신하도록 연결될 수 있고, 이 마이크로폰(965)는 하나의 실시예에서, 듀얼 어레이 마이크로폰(디지털 마이크로폰 어레이 등)을 통하여 구현되어, 시스템 내에서의 각종 동작의 음성에 의한 제어(voice-activated control)을 가능하도록 하는 고 품질 오디오 입력을 제공할 수 있다. 오디오 출력이 증폭기/CODEC(962)로부터 헤드폰 잭(964)으로 제공될 수 있음에 또한 유의하자. 도 9의 실시예에서 이들 특정한 컴포넌트가 도시되어 있지만, 본 발명의 범위는 이로 제한되는 것은 아님을 이해해야 한다.
도 10을 보면, 인스트럭션을 실행하기 위한 실행 유닛을 포함하는 프로세서로 형성된 예시적 컴퓨터 시스템의 블록도가 도시되어 있는데, 이 경우, 하나 이상의 상호접속부가 본 발명의 하나의 실시예에 따른 하나 이상의 피쳐(feature)를 구현한다. 시스템(1000)은 본 명세서에 기술되는 실시예에서와 같이, 본 발명에 따라, 데이터를 처리하기 위한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 사용하는 프로세서(1002)와 같은 컴포넌트를 포함한다. 시스템(1000)은 산타클라라 소재의 인텔사로부터 입수가능한 PENTIUM Ⅲ™, PENTIUM 4™, Xeon™, Itanium, XScale™ 및/또는 StrongARM™ 마이크로프로세서에 근거한 프로세싱 요소를 나타내는데, 하지만 다른 마이크로프로세서를 갖는 PC, 엔지니어링 워크스테이션, 셋톱박스 등을 포함하는) 다른 시스템이 또한 사용될 수 있다. 하나의 실시예에서, 샘플 시스템(1000)은 워싱턴주 레드몬드 소재의 마이크로소프트 사로부터 입수가능한 WINDOWS™ 운영 체제의 버전을 실행하는데, 하지만 다른 운영 체제(예컨대 유닉스 및 리눅스), 임베디드 소프트웨어 및/또는 그래픽 유저 인터페이스가 또한 사용될 수 있다. 따라서, 본 발명의 실시예는 하드웨어 및 소프트웨어의 임의의 특정한 조합으로 제한되는 것은 아니다.
실시예는 컴퓨터 시스템으로 제한되는 것은 아니다. 본 발명의 대체 실시예가 휴대형(handheld)디바이스 및 임베디드 애플리케이션과 같은 다른 디바이스에서 사용될 수 있다. 휴대형 디바이스의 몇몇 예는 셀룰라 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA 및 핸드헬드 PC를 포함한다. 임베디드 애플리케이션은 마이크로콘트롤러, DSP, 시스템온칩, 네트워크 컴퓨터(NetPC), 셋톱박스, 네트워크 허브, WAN 스위치, 혹은 적어도 하나의 실시예에 따라 하나 이상의 인스트럭션을 실행할 수 있는 임의의 다른 시스템을 포함할 수 있다.
이러한 도시된 실시예에서, 프로세서(1002)는 적어도 하나의 인스트럭션을 실행하는 알고리즘을 구현하기 위한 하나 이상의 실행 유닛(1008)을 포함한다. 하나의 실시예는 단일 프로세서 데스크탑 혹은 서버 시스템의 문맥 내에서 기술될 수 있지만, 다른 실시예는 멀티프로세서 시스템에 포함될 수 있다. 시스템(1000)는 '허브' 시스템 아키텍처의 예이다. 컴퓨터 시스템(1000)은 데이터 신호를 처리하기 위한 프로세서(1002)를 포함한다. 프로세서(1002)는 하나의 도시적인 예로서, CISC 마이크로프로세서, RISC 마이크로프로세서, VLIW 마이크로프로세서, 인스트럭션 세트의 조합을 구현하는 프로세서, 혹은 예컨대, 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스를 포함한다. 프로세서(1002)는 시스템(1000) 내의 프로세서(1002)와 다른 컴포넌트 간의 데이터 신호를 송신하는 프로세서 버스(1010)에 연결된다. 시스템(1000)의 요소들(예컨대, 그래픽 가속기(1012), 메모리 콘트롤러 허브(1016), 메모리(1020), I/O 콘트롤러 허브(1024), 무선 트랜시버(1026), 플래시 BIOS(1028), 네트워크 제어기(1034), 오디오 제어기(1036), 시리얼 확장 포트(1038), I/O 제어기(1040) 등)는 당업자에게 잘 알려진 통상의 기능을 수행한다.
하나의 실시예에서, 프로세서(1002)는 L1(레벨 1) 내부 캐시 메모리(1004)를 포함한다. 아키텍처에 따라서는, 프로세서(1002)는 단일의 내부 캐시 혹은 복수 레벨의 내부 캐시들을 가질 수 있다. 다른 실시예는 특정한 구현 및 필요에 따라서는 내부 캐시 및 외부 캐시의 조합을 포함한다. 레지스터 파일(1006)은 정수 레지스터, 소수점 레지스터, 벡터 레지스터, 뱅크형(banked) 레지스터, 새도우 레지스터, 체크포인트 레지스터, 상태 레지스터 및 인스트럭션 포인터 레지스터를 포함하는 다양한 레지스터 내에 상이한 타입의 데이터를 저장하는 것이다.
실행 유닛(1008)은 정수 및 소수점 연산을 수생하기 위한 로직을 포함하고, 또한 프로세서(1002) 내에 위치한다. 하나의 실시예에서, 프로세서(1002)는 마이크로코드를 저장하기 위한 마이크로코드(ucode) ROM를 포함하는데, 이러한 마이크로코드는 실행되는 때, 어떤 매크로인스트럭션을 위한 알고리즘을 수행하거나 복잡한 시나리오를 핸들링하는 것이다. 여기서, 마이크로코드는 프로세서(1002)을 위한 로직 버그(bug)/수정(fix)을 핸들링하도록 잠재적으로 업데이트가능하다. 하나의 실시예의 경우, 실행 유닛(1008)는 팩킹된(packed) 인스트럭션 세트(1009)를 핸들링하기 위한 로직을 포함한다. 인스트럭션을 실행하기 위한 연관 회로와 함께, 범용 프로세서(1002)의 인스트럭션 세트 내에 팩킹된 인스트럭션 세트(1009)을 포함시키는 것에 의해, 많은 멀티미디어 애플리케이션에 의해 사용되는 연산들이 범용 프로세서(1002) 내에서 팩킹된 데이터를 사용하여 수행될 수 있다. 따라서, 많은 멀티미디어 애플리케이션은 프로세서의 데이터 버스의 완전한 폭을 사용하여 팩킹된 데이터 상에서의 연산을 수행함으로써 보다 효율적으로 가속되고 실행된다. 이는 한번에 하나 이상의 연산, 하나의 데이터 요소를 수행하기 위해 데이터의 보다 작은 단위를 프로세서의 데이터 버스를 통하여 전송할 필요성을 잠재적으로 제거한다.
연산 유닛(1008)의 대체 실시예는 마이크로콘트롤러, 임베디드 프로세서, 그래픽 디바이스, DSP 및 다른 타입의 로직 회로에 또한 사용될 수 있다. 시스템(1000)은 메모리(1020)을 포함한다. 메모리(1020)은 DRAM 디바이스, SRAM 디바이스, 플래시 메모리 디바이스, 혹은 다른 메모리 디바이스를 포함한다. 메모리(1020)은 프로세서(1002)에 의해 실행되는 인스트럭션 및/또는 데이터 신호에 의해 표현되는 데이터를 저장한다.
본 발명의 상술한 특징들 혹은 측면들 중 임의의 것이 도 10에 도시된 하나 이상의 상호접속부 상에서 이용될 수 있음에 유의하자. 예컨대, 도시되어 있지 않지만, 프로세서(1002)의 내부 유닛들을 연결하는 온다이 상호접속부(ODI: on-die interconnect)는 상술한 본 발명의 하나 이상의 측면을 구현한다. 또는 본 발명은 프로세서 버스(1010)(예컨대, 인텔 QPI(Quick Path Interconnect) 혹은 다른 알려진 고 성능 컴퓨팅 상호접속), 메모리(1020)로의 고 대역폭 메모리 경로(1018), 그래픽 가속기(1012)로의 점대점 링크(예컨대, PCIe 호환 패브릭), 콘트롤러 허브 상호접속부(1022), 기타 도시된 컴포넌트들을 연결하기 위한 I/O 혹은 다른 상호접속부(예컨대, USB, PCI, PCIe)와 연관된다. 그러한 컴포넌트의 몇몇 예는 오디오 제어기(1036), 펌웨어 허브(플래시 BIOS)(1028), 무선 트랜시버(1026), 데이터 스토리지 장치(1024), 사용자 입력 및 키보드 인터페이스(1042)을 포함하는 레거시 I/O 제어기(1010), USB와 같은 시리얼 확장 포트(1038), 및 네트워크 제어기(1034)을 포함한다. 데이터 스토리지 장치(1024)는 하드디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 디바이스, 플래시 메모리 디바이스 혹은 다른 대용량 스토리지 디바이스를 포함할 수 있다.
이제 도 11을 보면, 본 발명의 실시예에 따른 제 2 시스템(1100)의 블록도가 도시된다. 도 11에 도시된 바와 같이, 마이크로프로세서 시스템(1100)는 점대점 상호접속 시스템으로서, 점대점 상호접속부(1150)을 통하여 연결된 제 1 프로세서(1170) 및 제 2 프로세서(1180)를 포함한다. 각 프로세서(1170, 1180)은 프로세서의 어떤 버전일 수 있다. 하나의 실시예에서, (1152) 및 (1154)는 인텔의 QPI 아키텍처와 같은 시리얼 점대점 코히어런트 패브릭의 일부이다. 결과적으로, 본 발명은 QPI 아키텍처 내에서 구현될 수 있다.
단지 2개의 프로세서(1170, 1180)이 도시되어 있지만, 본 발명의 범위는 이로 제한되는 것이 아님을 이해할 것이다. 다른 실시예에서, 하나 이상의 추가의 프로세서가 주어진 프로세서 내에 존재할 수 있다.
프로세서(1170, 1180)은 제각기 메모리 콘트롤러 유닛(1172, 1182)을 포함하는 것으로 도시되어 있다. 프로세서(1170)은 그의 버스 콘트롤러 유닛의 일부로서 점대점(P-P) 인터페이스(1176, 1178)를 또한 포함한다. 유사하게, 제 2 프로세서(1180)은 P-P 인터페이스(1186, 1188)을 포함한다. 프로세서(1170, 1180)은 P-P 인터페이스 회로(1178, 1188)를 사용하여 P-P 인터페이스(1150)을 통하여 정보를 교환할 수 있다. 도 11에 도시된 바와 같이, IMC(1172, 1182)는 프로세서를 제각각의 메모리, 다시 말해, 메모리(1132) 및 메모리(1134)에 연결하는데, 이들 메모리(1132, 1134)는 제각각의 프로세서에 로컬하게 부착되는 메인 메모리의 일부일 수 있다.
프로세서(1170, 1180) 각각은 P-P 인터페이스 회로(1176, 1194, 1186, 1198)을 사용하여 개별의 P-P 인터페이스(1152, 1154)를 통하여 칩셋(1190)과 정보를 교환할 수 있다. 칩셋(1190)은 인터페이스 회로(1192)을 통하여 고성능 그래픽 상호접속부(1139)를 따라 고성능 그래픽 회로(1138)와 정보를 또한 교환한다.
공유 캐시(도시되지 않음)는 각 프로세서 내부에 혹은 양 프로세서의 외부에 포함될 수 있고, 여전히 P-P 상호접속부를 통하여 프로세서와 연결되어, 프로세서가 저 전력 모드에 있는 경우에 각 프로세서 혹은 양 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있도록 한다.
칩셋(1190)은 인터페이스(1196)을 통하여 제 1 버스(1116)에 연결될 수 있다. 하나의 실시예에서, 제 1 버스(1116)는 PCI 버스일 수 있거나 혹은 PCI 익스프레스 버스와 같은 버스 혹은 다른 제 3 세대 I/O 상호접속 버스일 수 있는데, 하지만 본 발명의 범위는 이로 제한되는 것은 아니다.
도 11에 도시된 바와 같이, 다수의 I/O 디바이스(1114)가 버스 브리지(1118)과 함께 제 1 버스(1116)에 연결되고, 버스 브리지(1118)는 제 1 버스(1116)을 제 2 버스(1120)에 연결한다. 하나의 실시예에서, 제 2 버스(1120)은 LPC 버스를 포함한다. 하나의 실시예에서 예컨대, 키보드 및/또는 마우스(1122), 통신 디바이스(1127), 종종 인스트럭션/코드 및 데이터를 포함하는 디스크 드라이브 혹은 다른 대용량 스토리지 디바이스와 같은 스토리지 유닛(1128)을 포함하는 다수의 디바이스가 제 2 버스(1120)에 연결된다. 더욱이, 오디오 I/O(1124)는 제 2 버스(1120)에 연결된 것으로 도시된다. 다른 아키텍처가 가능하고 이 경우 포함되는 컴포넌트 및 상호접속 아키텍처가 변경될 수 있음에 유의하자. 예컨대, 도 11의 점대점 아키텍처 대신에, 시스템은 멀티드롭 버스 혹은 다른 그러한 아키텍처를 구현할 수 있다.
"하나의 실시예" 혹은 "실시예"에 대한 명세서 내의 언급은 해당 실시예와 관련하여 기술된 특정한 피쳐, 구조 혹은 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것임을 의미한다. 본 명세서의 다수의 위치에서의 어구 "하나의 실시예"의 출현은 모두 반드시 동일한 실시예를 지칭하는 것은 아니다.
본 발명은 실시예의 관점에서 기술되었지만, 당업자라면, 본 발명은 기술된 실시예로 제한되는 것이 아니고, 첨부된 청구범위의 사상 및 범위 내에서 변경 및 변형되어 실시될 수 있음을 인식할 것이다. 따라서 상세한 설명은 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다.

Claims (20)

  1. 데이터 통신을 지원하는 장치로서,
    제 1 위상 고정 루프(PLL)(phase locked loop) 회로와 하나 이상의 드리프트 버퍼(drift buffers)를 포함하는 클럭킹 모듈을 포함하고,
    상기 클럭킹 모듈은
    기준 클럭 신호를 수신하고,
    제어 신호를 수신하고,
    상기 기준 클럭 신호로부터 복수의 클럭 신호를 생성하되,
    상기 복수의 클럭 신호 중 적어도 하나는 입출력 인터페이스를 위한 클럭 신호를 포함하는
    장치.
  2. 제 1 항에 있어서,
    상기 복수의 클럭 신호 중 적어도 다른 하나는 프로세서 코어를 위한 클럭 신호인
    장치.
  3. 제 1 항에 있어서,
    상기 복수의 클럭 신호는 적어도 제 1 클럭 신호 및 제 2 클럭 신호를 포함하며, 상기 제 1 클럭 신호는 상기 기준 클럭 신호의 제 1 정수 배수이고, 상기 제 2 클럭 신호는 상기 기준 클럭 신호의 제 2 정수 배수인
    장치.
  4. 제 3 항에 있어서,
    상기 제 1 클럭 신호는 상기 제 2 클럭 신호보다 느린(slower)
    장치.
  5. 제 1 항에 있어서,
    물리 계층 및 논리 계층을 포함하는 입출력 인터페이스를 더 포함하는
    장치.
  6. 제 5 항에 있어서,
    상기 입출력 인터페이스는 다른 디바이스로 연결하는 링크를 지원하는
    장치.
  7. 제 6 항에 있어서,
    상기 링크를 통한 통신은 상기 입출력 인터페이스를 위한 상기 클럭 신호에 기초하는
    장치.
  8. 제 7 항에 있어서,
    상기 복수의 클럭 신호 중 제 2 클럭 신호는 상기 다른 디바이스에 제공되는
    장치.
  9. 제 8 항에 있어서,
    상기 링크를 통한 통신은 또한 상기 제 2 클럭 신호에 기초하는
    장치.
  10. 제 1 항에 있어서,
    상기 복수의 클럭 신호 중 두 개는 클럭 쌍을 포함하는
    장치.
  11. 제 10 항에 있어서,
    상기 드리프트 버퍼는 상기 클럭 쌍 사이의 드리프트를 제어하는
    장치.
  12. 제 1 항에 있어서,
    상기 드리프트 버퍼는 상기 기준 클럭 신호와 상기 복수의 클럭 신호 중 하나와 관련된 드리프트를 제어하는
    장치.
  13. 제 1 항에 있어서,
    상기 기준 클럭 신호는 100 MHz 신호를 포함하는
    장치.
  14. 데이터 통신을 지원하는 장치로서,
    적어도 물리 계층 로직과 링크 계층 로직을 포함하는 인터페이스와,
    프로세서 코어와,
    기준 클럭 신호를 수신하고 상기 기준 클럭 신호로부터 복수의 클럭 신호를 생성하는 위상 고정 루프(PLL)(phase locked loop) 회로와,
    상기 복수의 클럭 신호를 디바이스의 복수의 구성요소에 제공하는 복수의 드리프트 버퍼를 포함하되,
    상기 복수의 클럭 신호는 상기 인터페이스를 위한 제 1 클럭 신호와 상기 프로세서 코어를 위한 제 2 클럭 신호를 포함하고,
    상기 제 1 클럭 신호는 상기 기준 클럭 신호의 제 1 정수 배수이고,
    상기 제 2 클럭 신호는 상기 기준 클럭 신호의 제 2 정수 배수이고,
    상기 복수의 클럭 신호 중 특정 클럭 신호는 다른 디바이스를 위해 상기 기준 클럭 신호로부터 생성된 다른 클럭 신호와 동기화되고,
    제 1 디바이스와 제 2 디바이스 간의 링크를 통한 통신은 상기 특정 클럭 신호에 기초하는
    장치.
  15. 데이터 통신을 지원하는 시스템으로서,
    제 1 디바이스와,
    인터페이스에 의해 상기 제 1 디바이스와 연결된 제 2 디바이스와,
    제 1 위상 고정 루프(PLL) 회로와 하나 이상의 드리프트 버퍼를 포함하는 클럭킹 모듈을 포함하되,
    상기 클럭킹 모듈은
    기준 클럭 신호를 수신하고,
    제어 신호를 수신하고,
    상기 기준 클럭 신호로부터 복수의 클럭 신호를 생성하며,
    상기 복수의 클럭 신호 중 적어도 하나는 상기 인터페이스를 위한 클럭 신호를 포함하는
    시스템.
  16. 제 15 항에 있어서,
    상기 복수의 클럭 신호 중 적어도 하나는 상기 제 1 디바이스에 의해 사용되는
    시스템.
  17. 제 16 항에 있어서,
    상기 복수의 클럭 신호 중 적어도 다른 하나는 상기 제 2 디바이스에 의해 사용되는
    시스템.
  18. 제 15 항에 있어서,
    상기 클럭킹 모듈은 상기 제 1 디바이스 및 상기 제 2 디바이스 중 적어도 하나에서 적어도 부분적으로 구현되는
    시스템.
  19. 제 15 항에 있어서,
    상기 클럭킹 모듈은 상기 제 1 디바이스와 상기 제 2 디바이스의 외부에서 구현되는
    시스템.
  20. 제 15 항에 있어서,
    상기 기준 클럭 신호를 생성하는 기준 클럭 생성기를 더 포함하는
    시스템.
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