KR20170008077A - 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템 - Google Patents

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KR20170008077A
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심종주
송근수
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에스케이하이닉스 주식회사
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Abstract

시스템은 와이어 버스와 연결되는 인터페이스 회로를 포함할 수 있다. 상기 인터페이스 회로는 와이어 버스의 상태에 기초하여 멀티 레벨 심벌을 수신할 수 있다. 상기 인터페이스 회로는 상기 멀티 레벨 심벌에 기초하여 복원 클럭을 생성하는 클럭 복원부를 포함할 수 있다. 상기 인터페이스 회로는 시스템의 동작 속도에 따라 상기 복원 클럭과 외부 클럭 중 어느 하나에 기초하여 상기 멀티 레벨 심벌을 래치할 수 있다.

Description

고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템 {INTERFACE CIRCUIT FOR HIGH SPEED COMMUNICATION AND SYSTEM INCLUDING THE SAME}
본 발명은 통신 시스템에 관한 것으로, 더 상세하게는 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템에 관한 것이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소로 구성될 수 있다. 상기 전자 제품 내의 서로 다른 두 개의 전자 구성요소는 짧은 시간 내에 많은 데이터를 처리할 수 있도록 고속으로 통신할 수 있다. 상기 전자 구성요소들은 일반적으로 인터페이스 회로를 통해 통신할 수 있다. 상기 전자 구성요소는 다양한 방식으로 통신할 수 있고, 직렬 통신 방식이 일 예이다.
전자 구성요소의 성능이 발전하면서, 대역폭을 증가시키고 전력 소모를 감소시킬 수 있는 통신 방식의 필요성이 증가되고 있다. 위와 같은 필요성을 만족시키기 위해, 새로운 직렬 통신 방식이 다양하게 제시되고 있고, 새로운 직렬 통신 방식을 뒷받침하기 위한 개선된 인터페이스 회로가 개발되고 있다.
본 발명의 실시예는 시스템의 통신 환경에 따라 외부 클럭과 복원된 클럭을 선택적으로 이용하여 신호를 수신하는 인터페이스 회로 및 이를 포함하는 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 인터페이스 회로는 와이어 버스의 상태에 따라 멀티 레벨 심벌을 수신하는 수신기; 상기 멀티 레벨 심벌에 기초하여 복원 클럭을 생성하는 클럭 복원부; 클럭 선택신호에 따라 외부 클럭 및 상기 복원 클럭 중 하나로부터 내부 클럭을 생성하는 클럭 선택부; 및 상기 내부 클럭에 기초하여 상기 멀티 레벨 심벌을 래치하는 래치 및 디코딩 블록을 포함할 수 있다.
본 발명의 실시예에 따른 시스템은 멀티 레벨 심벌에 따라 와이어 버스의 상태를 변화시키는 전송기; 상기 와이어 버스의 상태에 따라 상기 멀티 레벨 심벌을 수신하는 수신기; 상기 수신기로부터 출력된 상기 멀티 레벨 심벌에 기초하여 복원 클럭을 생성하는 클럭 복원부; 시스템의 동작 속도에 기초하여 외부 클럭 및 상기 복원 클럭 중 하나로부터 내부 클럭을 생성하는 클럭 선택부; 및 상기 내부 클럭에 기초하여 상기 멀티 레벨 심벌로부터 내부 데이터를 생성하는 래치 및 디코딩 블록을 포함할 수 있다.
본 발명의 실시예는 시스템의 통신 정확성 및 효율을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 인터페이스 회로의 구성을 보여주는 도면,
도 4는 도 3에 도시된 클럭 복원부의 구성을 보여주는 도면,
도 5는 도 4에 도시된 클럭 복원부의 동작을 보여주는 타이밍도이다.
도 1에서, 본 발명의 실시예에 따른 시스템(1)은 마스터 장치(110) 및 슬레이브 장치(120)를 포함할 수 있다. 상기 마스터 장치(110)는 상기 슬레이브 장치(120)를 제어하는 호스트 장치일 수 있다. 상기 마스터 장치(110)는 연산 동작을 수행할 수 있고, 상기 슬레이브 장치(120)를 제어하기 위한 다양한 제어신호를 생성할 수 있다. 상기 슬레이브 장치(120)는 상기 마스터 장치(110)에 의해 제어되어 다양한 동작을 수행할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 하나의 링크를 구성할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 서브 링크를 통해 통신할 수 있고, 보다 구체적으로 상기 마스터 장치(110) 및 슬레이브 장치(120)는 고속으로 통신하기 위해 각각 인터페이스 회로를 포함할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 신호 전송 라인을 통해 연결될 수 있고, 상기 신호 전송 라인 및 상기 인터페이스 회로를 통해 서로 신호를 주고 받을 수 있다.
본 발명의 시스템(1)은 평형 부호(balanced code) 멀티 레벨 신호 전송 방식으로 통신할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 와이어 버스로 연결될 수 있다. 상기 와이어 버스는 복수의 와이어 그룹을 포함하고, 하나의 와이어 그룹은 복수의 와이어를 포함할 수 있다. 예를 들어, 상기 와이어 버스는 3-와이어 버스일 수 있고, 하나의 와이어 그룹은 3개의 와이어를 포함할 수 있다. 각각의 그룹의 3개의 와이어는 상기 마스터 장치(110)에서 상기 슬레이브 장치(120)로 또는 상기 슬레이브 장치(120)에서 상기 마스터 장치(110)로 전송되는 심벌에 대응하는 전압 레벨로 구동될 수 있다. 상기 각각의 그룹의 3개의 와이어는 상기 심벌을 전송하기 위해 하이 레벨, 미들 레벨 및 로우 레벨로 구동될 수 있다. 예를 들어, 상기 하이 레벨은 3/4V에 해당하는 전압 레벨일 수 있고, 상기 미들 레벨은 1/2V에 해당하는 전압 레벨일 수 있으며, 상기 로우 레벨은 1/4V에 해당하는 전압 레벨일 수 있다.
도 1에서, 상기 마스터 장치(110)는 인코딩 블록(111) 및 전송기(112)를 포함할 수 있다. 상기 인코딩 블록(111) 및 전송기(112)는 평형 부호 멀티 레벨 신호 전송을 위한 인터페이스 회로일 수 있다. 상기 인코딩 블록(111)은 데이터(D<0:n>)를 복수의 멀티 레벨 심벌로 인코딩할 수 있다. 상기 인코딩 블록(111)은 16 비트 데이터를 7개의 멀티 레벨 심벌로 변환하는 16:7 맵퍼일 수 있다. 상기 전송기(112)는 상기 인코딩 블록(111)에서 출력된 복수의 멀티 레벨 심벌을 수신할 수 있다. 상기 전송기(112)는 상기 멀티 레벨 심벌에 따라 상기 3-와이어 버스의 전압 레벨 또는 상태를 변화시킬 수 있다. 상기 멀티 레벨 심벌은 예를 들어, 3 레벨 심벌일 수 있고, 1개의 심벌은 3개의 페이즈를 포함할 수 있다. 상기 3 레벨 심벌은 제 1 내지 제 6 심벌을 포함할 수 있다. 상기 제 1 내지 제 6 심벌은 +x, -x, +y, -y, +z 및 -z로 정의될 수 있고, 제 1 심벌(+x)은 1, 0, 0의 페이즈를 갖고, 제 2 심벌(-x)은 0, 1, 1의 페이즈를 가지며, 제 3 심벌(+y)은 0, 1, 0의 페이즈를 갖고, 제 4 심벌(-y)은 1, 0, 1의 페이즈를 가지며, 제 5 심벌(+z)은 0, 0, 1의 페이즈를 갖고, 제 6 심벌(-z)은 1, 1, 0의 페이즈를 가질 수 있다. 상기 전송기(112)는 상기 멀티 레벨 심벌에 따라 3-와이어 버스의 전압 레벨 또는 상태를 변동시켜야 하므로, 0, 0, 0 또는 1, 1, 1의 페이즈를 갖는 심벌은 사용하지 않을 수 있다.
상기 전송기(112)는 제 1 심벌(+x)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 하이 레벨(3/4V), 로우 레벨(1/4V) 및 미들 레벨(1/2V)로 변화시킬 수 있다. 상기 전송기(112)는 제 2 심벌(-x)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 로우 레벨(1/4V), 하이 레벨(3/4V) 및 미들 레벨(1/2V)로 변화시킬 수 있다. 상기 전송기(112)는 제 3 심벌(+y)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 미들 레벨(1/2V), 하이 레벨(3/4V) 및 로우 레벨(1/4V)로 변화시킬 수 있다. 상기 전송기(112)는 제 4 심벌(-y)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 미들 레벨(1/2V), 로우 레벨(1/4V) 및 하이 레벨(3/4V)로 변화시킬 수 있다. 상기 전송기(112)는 제 5 심벌(+z)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 로우 레벨(1/4V), 미들 레벨(1/2V) 및 하이 레벨(3/4V)로 변화시킬 수 있다. 상기 전송기(112)는 제 6 심벌(-z)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 하이 레벨(3/4V), 미들 레벨(1/2V) 및 로우 레벨(1/4V)로 변화시킬 수 있다.
상기 슬레이브 장치(120)는 수신기(121) 및 디코딩 블록(122)을 포함할 수 있다. 상기 수신기(121) 및 디코딩 블록(122)은 평형 부호 멀티 레벨 신호 수신을 위한 인터페이스 회로일 수 있다. 상기 수신기(121)는 상기 3-와이어 버스와 연결될 수 있고, 상기 3-와이어 버스의 전압 레벨에 따라 상기 복수의 멀티 레벨 심벌을 수신할 수 있다. 도시되지는 않았지만, 상기 수신기(121)는 3개의 와이어에 대응하여 3개의 차동 버퍼를 포함할 수 있다. 상기 3개의 차동 버퍼는 각각 상기 3개의 와이어(A, B, C) 중 적어도 2개와 연결될 수 있다. 예를 들어, 제 1 차동 버퍼는 제 1 와이어 및 제 2 와이어의 전압(A-B) 레벨을 차동 증폭하여 멀티 레벨 심벌의 제 1 페이즈를 출력하고, 제 2 차동 버퍼는 제 2 와이어 및 제 3 와이어의 전압(B-C) 레벨을 차동 증폭하여 멀티 레벨 심벌의 제 2 페이즈를 출력하며, 제 3 차동 버퍼는 제 3 와이어와 제 1 와이어의 전압(C-A) 레벨을 차동 증폭하여 멀티 레벨 심벌의 제 3 페이즈를 생성할 수 있다. 따라서, 상기 수신기(121)는 상기 3-와이어 버스의 상태 또는 전압 레벨에 따라 상기 전송기(112)를 통해 전송된 멀티 레벨 심벌과 동일한 멀티 레벨 심벌을 출력할 수 있다.
예를 들어, 상기 제 1 심벌(+x)이 전송되는 경우, 상기 제 1 와이어(A)의 전압 레벨은 3/4V일 수 있고, 제 2 와이어(B)의 전압 레벨은 1/4V일 수 있으며, 제 3 와이어(C)의 전압 레벨은 1/2V일 수 있다. 상기 수신기(121)는 상기 제 1 및 제 2 와이어의 전압 레벨 차이(A-B, +1/2V)를 차동 증폭하여 멀티 레벨 심벌의 제 1 페이즈를 1로 출력하고, 상기 제 2 및 제 3 와이어의 전압 레벨 차이(B-C, -1/4V)를 차동 증폭하여 멀티 레벨 심벌의 제 2 페이즈를 0으로 출력할 수 있으며, 상기 제 3 및 제 1 와이어의 전압 레벨 차이(C-A, -1/4V)를 차동 증폭하여 멀티 레벨 심벌의 제 3 페이즈를 0으로 출력할 수 있다.
상기 디코딩 블록(122)은 멀티 레벨 심벌을 데이터로 디코딩할 수 있다. 상기 디코딩 블록(122)은 7개의 멀티 레벨 심벌을 16비트의 데이터로 디코딩하는 7:16 디맵퍼일 수 있다. 상기 인코딩 블록(111)의 인코딩 방식과 상기 디코딩 블록의 디코딩 방식은 서로 상보적일 수 있다. 도 1에서는 마스터 장치(110)로부터 슬레이브 장치(120)로 데이터가 전송되는 경우를 도시하였지만, 이에 한정하려는 의도는 아니다. 상기 슬레이브 장치(120)는 상기 마스터 장치(110)로 데이터를 전송하기 위해 상기 인코딩 블록(111)과 전송기(112)와 같은 구성을 더 포함할 수 있고, 상기 마스터 장치(110)는 상기 슬레이브 장치(120)로부터 데이터를 수신하기 위해 상기 수신기(121)와 디코딩 블록(122)과 같은 구성을 더 포함할 수 있다.
도 1에서, 상기 마스터 장치(110)는 상기 슬레이브 장치(120)의 동작을 제어할 수 있다. 상기 마스터 장치(110)는 전자 장치 내에서 운영체제(Operation system)를 실행하고, 다양한 연산 기능들을 수행할 수 있다. 일 예로, 상기 마스터 장치(110)는 프로세서를 포함할 수 있고, 상기 프로세서는 중앙 처리 장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티 미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한, 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩 (System on Chip)의 형태로 구현될 수 있다.
상기 슬레이브 장치(120)는 상기 마스터 장치(110)에 의해 제어되어 다양한 동작을 수행할 수 있다. 상기 슬레이브 장치(120)는 상기 마스터 장치(110)에 의해 제어되어 동작하는 모든 구성요소를 포함할 수 있다. 예를 들어, 상기 슬레이브 장치(120)는 시스템 메모리, 전원 컨트롤러, 통신 모듈, 멀티미디어 모듈, 입/출력 모듈 들의 다양한 기능을 수행할 수 있는 모듈들을 포함할 수 있다. 일 예로, 상기 슬레이브 장치(120)는 메모리 장치일 수 있다. 상기 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리 장치를 포함할 수 있고, 또한, ROM(Read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Programmable ROM), 플래시 메모리, PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면이다. 도 2에서, 본 발명의 실시예에 따른 메모리 시스템(2)은 메모리 컨트롤러(210) 및 메모리 장치(220)를 포함할 수 있다. 상기 메모리 컨트롤러(210) 및 상기 메모리 장치(220)는 복수의 버스를 통해 서로 통신할 수 있다. 상기 메모리 컨트롤러(210)는 마스터 장치일 수 있고, 상기 메모리 장치(220)는 상기 메모리 컨트롤러(210)에 의해 동작이 제어되는 슬레이브 장치일 수 있다. 상기 메모리 컨트롤러(210)는 외부 호스트 장치와 통신할 수 있고, 상기 메모리 장치(220)를 제어하기 위해 다양한 제어신호를 상기 메모리 장치(220)로 제공할 수 있다. 상기 메모리 컨트롤러(210) 및 상기 메모리 장치(220)는 평형 부호 멀티 레벨 신호 전송 방식을 통해 서로 통신할 수 있다. 이를 위해, 상기 메모리 컨트롤러(210) 및 상기 메모리 장치(220)는 멀티 레벨 심벌을 직렬 전송할 수 있다. 상기 멀티 레벨 심벌은 일반적인 이진수 데이터 및 제어 신호를 복수의 레벨, 상태 또는 위상을 갖도록 인코딩된 신호일 수 있다. 예를 들어, 상기 멀티 레벨 심벌은 3 레벨 심벌일 수 있다.
상기 복수의 버스는 제 1 내지 제 3 버스(231, 232, 233)를 포함할 수 있다. 상기 제 1 버스(231)는 커맨드 버스일 수 있고, 상기 제 1 버스(231)는 커맨드 및 어드레스 신호(CA)를 전송하는 신호 전송 라인 그룹으로서, 상기 커맨드 및 어드레스 신호(CA), 클럭 인에이블 신호(CKE) 및 칩 선택 신호(CS) 등이 인코딩된 멀티 레벨 심벌을 전송할 수 있다. 상기 제 2 버스(232)는 클럭 버스일 수 있고, 상기 제 2 버스(232)는 클럭(CLK)을 전송하는 신호 전송 라인 그룹일 수 있다. 상기 제 3 버스(233)는 데이터 버스일 수 있고, 상기 제 3 버스(233)는 복수의 데이터(DQ)가 인코딩된 멀티 레벨 심벌을 전송하는 신호 전송 라인 그룹일 수 있다. 상기 제 3 버스(233)를 통해 전송되는 복수의 심벌은 상기 데이터(DQ)에 관한 정보뿐만 아니라, 데이터 스트로브 신호(DQS) 및/또는 데이터 마스킹 신호(DM)에 관한 정보를 포함할 수 있다. 즉, 상기 제 3 버스(233)를 통해 전송되는 복수의 심벌은 데이터(DQ), 데이터 스트로브 신호(DQS) 및 데이터 마스킹 신호(DM)의 정보가 모두 인코딩된 신호일 수 있다.
상기 메모리 컨트롤러(210) 및 상기 메모리 장치(220)는 라이트 동작과 리드 동작을 수행할 수 있다. 라이트 및 리드 동작에서, 상기 메모리 컨트롤러(210)는 상기 메모리 장치(220)로 상기 제 1 버스(231)를 통해 커맨드 및 어드레스 신호(CA)의 정보를 갖는 복수의 심벌을 제공하고, 상기 제 2 버스(232)를 통해 클럭(CLK)을 제공할 수 있다. 라이트 동작에서, 상기 메모리 컨트롤러(210)는 데이터(DQ) 및 데이터 스트로브 신호(DQS)의 정보를 갖는 심벌을 상기 제 3 버스(233)를 통해 상기 메모리 장치(120)로 제공할 수 있다. 추가적으로, 상기 메모리 컨트롤러(210)는 상기 데이터 마스킹 신호(DM)의 정보를 상기 심벌에 포함시킬 수 있다. 리드 동작에서, 상기 메모리 장치(220)는 데이터(DQ) 및 데이터 스트로브 신호(DQS)의 정보를 갖는 심벌을 상기 제 3 버스(233)를 통해 상기 메모리 컨트롤러(210)로 제공할 수 있다.
상기 메모리 컨트롤러(210) 및 상기 메모리 장치(220)는 모두 상기 제 3 버스(233)를 통해 전송되는 심벌을 생성하는 전송 인터페이스 회로와 상기 심벌을 원래의 데이터 및 데이터 스트로브 신호로 복원하기 위한 수신 인터페이스 회로를 포함할 수 있다. 예를 들어, 상기 전송 인터페이스 회로는 도 1에 도시된 인코딩 블록(111) 및 전송기(112)에 대응할 수 있고, 상기 수신 인터페이스 회로는 도 1에 도시된 수신기(121) 및 디코딩 블록(122)에 대응할 수 있다.
도 3은 본 발명의 실시예에 따른 인터페이스 회로(3)의 구성을 보여주는 도면이다. 상기 인터페이스 회로(3)는 평형 부호 멀티 레벨 신호 전송 방식의 통신을 위한 인터페이스 회로일 수 있다. 상기 인터페이스 회로(3)는 수신 인터페이스 회로로서, 외부로부터 전송된 멀티 레벨 심벌을 수신하기 위한 인터페이스 회로일 수 있다. 상기 인터페이스 회로(3)는 수신기(310), 클럭 복원부(320), 클럭 선택부(330)와 래치 및 디코딩 블록(340)을 포함할 수 있다. 상기 수신기(310)는 와이어 버스(301)와 연결될 수 있다. 상기 와이어 버스(301)는 복수의 와이어를 포함할 수 있다. 상기 와이어 버스(301)를 구성하는 와이어의 개수는 상기 와이어 버스를 통해 전송되는 멀티 레벨 심벌에 대응하여 변화될 수 있다. 예를 들어, 상기 멀티 레벨 심벌이 3 레벨 심벌인 경우, 상기 와이어 버스(301)는 3개의 와이어를 포함할 수 있다. 본 발명의 실시예에서, 상기 멀티 레벨 심벌이 3 레벨 심벌인 경우를 예시적으로 설명하기로 한다. 상기 수신기(310)는 상기 와이어 버스(301)의 상태에 따라 멀티 레벨 심벌을 수신할 수 있다.
상기 와이어 버스(301)는 제 1 내지 제 3 와이어(A, B, C)를 포함할 수 있다. 상기 수신기(310)는 제 1 내지 제 3 수신 버퍼(311, 312, 313)를 포함할 수 있다. 상기 제 1 수신 버퍼(311)는 상기 제 1 및 제 2 와이어(A, B)와 연결될 수 있고, 상기 제 2 수신 버퍼(312)는 상기 제 2 및 제 3 와이어(B, C)와 연결될 수 있으며, 상기 제 3 수신 버퍼(313)는 상기 제 3 및 제 1 와이어(C, A)와 연결될 수 있다. 상기 제 1 수신 버퍼(311)는 상기 제 1 및 제 2 와이어(A, B)의 상태를 차동 증폭하여 멀티 페이즈 심벌의 제 1 페이즈(INAB)를 생성할 수 있다. 상기 제 2 수신 버퍼(312)는 상기 제 2 및 제 3 와이어(B, C)의 상태를 차동 증폭하여 상기 멀티 페이즈 심벌의 제 2 페이즈(INBC)를 생성할 수 있다. 상기 제 3 수신 버퍼(313)는 상기 제 3 및 제 1 와이어(C, A)의 상태를 차동 증폭하여 상기 멀티 페이즈 심벌의 제 3 페이즈(INCA)를 생성할 수 있다.
상기 클럭 복원부(320)는 상기 수신기(310)를 통해 수신된 멀티 레벨 심벌에 기초하여 복원 클럭(CLKR)을 생성할 수 있다. 상기 평형 부호 멀티 레벨 신호 전송 방식에서, 상기 제 1 내지 제 3 와이어(A, B, C) 중 적어도 하나의 상태는 계속하여 천이할 수 있다. 따라서, 상기 멀티 레벨 심벌의 제 1 내지 제 3 페이즈(INAB, INBC, INCA) 중 적어도 하나의 페이즈는 하나의 논리 레벨에서 다른 논리 레벨로 지속적으로 천이될 수 있다. 상기 클럭 복원부(320)는 상기 멀티 레벨 심벌의 제 1 내지 제 3 페이즈(INAB, INBC, INCA) 중 적어도 하나의 천이를 감지하여 복원 클럭(CLKR)의 레벨을 변화시킬 수 있다. 즉, 상기 상기 클럭 복원부(320)는 상기 제 1 내지 제 3 페이즈(INAB, INBC, INCA)의 천이에 따라 상기 복원 클럭(CLKR)을 토글시킬 수 있다. 상기 복원 클럭(CLKR)은 상기 인터페이스 회로(3)를 포함하는 시스템의 동작 속도에 기초하여 동작 여부가 결정될 수 있다. 예를 들어, 상기 클럭 복원부(320)는 상기 시스템 및 인터페이스 회로(3)가 고주파수 대역으로 동작할 때 상기 멀티 레벨 심벌로부터 복원 클럭(CLKR)을 생성하지 않도록 비활성화될 수 있고, 상기 시스템 및 인터페이스 회로(3)가 상기 고주파수 대역보다 낮은 저주파수 대역에서 동작할 때 상기 멀티 레벨 심벌로부터 상기 복원 클럭(CLKR)을 생성하도록 활성화될 수 있다.
상기 클럭 선택부(330)는 상기 복원 클럭(CLKR)과 외부 클럭(CLKE)을 수신할 수 있다. 상기 외부 클럭(CLKE)은 상기 인터페이스 회로(3)와 통신하는 외부 장치로부터 수신된 클럭 신호일 수 있다. 상기 외부 클럭(CLKE)은 또 다른 와이어 또는 신호 전송 라인을 통해 전송될 수 있다. 상기 외부 클럭(CLKE)은 상기 인터페이스 회로(3)와 통신하는 외부 장치의 인터페이스 회로로부터 전송될 수 있다. 상기 복원 클럭(CLKR)과 상기 외부 클럭(CLKE)은 실질적으로 동일한 주파수를 가질 수 있다. 상기 외부 클럭(CLKE)은 싱글 엔디드(single ended) 신호일 수 있고, 차동 신호일 수도 있다. 도 3에서, 상기 외부 클럭은 차동 신호로서 정 위상 신호(CLKE)와 부 위상 신호(CLKEB)가 서로 다른 와이어 또는 신호 전송 라인을 통해 수신되는 경우를 예시하였다. 상기 인터페이스 회로(3)는 상기 외부 클럭(CLKE)을 수신하는 클럭 버퍼(360)를 더 포함할 수 있다.
상기 클럭 선택부(330)는 상기 인터페이스 회로(3)를 포함하는 시스템의 동작 속도에 기초하여 상기 복원 클럭(CLKR) 및 상기 외부 클럭(CLKE) 중 하나로부터 내부 클럭(ICLK)을 생성할 수 있다. 예를 들어, 상기 클럭 선택부(330)는 상기 시스템 및 인터페이스 회로(3)가 고주파수 대역에서 동작할 때 상기 외부 클럭(CLKE)으로부터 상기 내부 클럭(ICLK)을 생성할 수 있고, 상기 시스템 및 인터페이스 회로(3)가 상기 고주파수 대역보다 낮은 저주파수 대역에서 동작할 때 상기 복원 클럭(CLKR)으로부터 상기 내부 클럭(ICLK)을 생성할 수 있다.
상기 클럭 선택부(330)는 클럭 선택신호(CLKSEL)에 기초하여 상기 복원 클럭(CLKR) 및 상기 외부 클럭(CLKE) 중 하나로부터 내부 클럭(ICLK)을 생성할 수 있다. 예를 들어, 상기 클럭 선택신호(CLKSEL)가 디스에이블되었을 때 상기 클럭 선택부(330)는 상기 복원 클럭(CLKR)을 상기 내부 클럭(ICLK)으로 출력할 수 있고, 상기 클럭 선택신호(CLKSEL)가 인에이블되었을 때 상기 외부 클럭(CLKE)을 상기 내부 클럭(ICLK)으로 출력할 수 있다. 상기 클럭 선택부(330)는 상기 클럭 선택신호(CLKSEL)를 제어신호로 사용하고, 상기 복원 클럭(CLKR) 및 상기 외부 클럭(CLKE) 중 하나를 상기 내부 클럭(ICLK)으로 출력하는 멀티플렉서로 구현될 수 있다. 상기 클럭 선택신호(CLKSEL)는 상기 인터페이스 회로(3)와 통신하는 외부 장치로부터 전송된 신호일 수 있다. 상기 외부 장치는 시스템의 동작 환경 및 속도에 기초하여 상기 클럭 선택신호(CLKSEL)를 제공할 수 있다. 또한, 상기 클럭 선택신호(CLKSEL)는 상기 인터페이스 회로(3) 내부적으로 생성되는 신호일 수 있다. 상기 클럭 선택신호(CLKSEL)는 예를 들어, 상기 외부 클럭(CLKE)의 주파수를 감지하여 생성될 수 있다. 즉, 상기 외부 클럭(CLKE)의 주파수가 고주파수인 경우 상기 클럭 선택신호(CLKSEL)는 인에이블되고, 상기 외부 클럭(CLKE)의 주파수가 상기 고주파수 보다 낮은 저주파수인 경우 상기 클럭 선택신호(CLKSEL)는 디스에이블될 수 있다. 상기 클럭 선택부(330)는 주파수 감지회로를 통해 생성될 수 있다.
상기 클럭 복원부(320)는 상기 클럭 선택신호(CLKSEL)를 수신할 수 있다. 상기 클럭 복원부(320)는 상기 클럭 선택신호(CLKSEL)에 기초하여 동작 여부가 결정될 수 있다. 예를 들어, 상기 클럭 복원부(320)는 상기 클럭 선택신호(CLKSEL)가 인에이블되면 상기 복원 클럭(CLKR)을 생성하지 않도록 비활성화되어 상기 인터페이스 회로(3)의 전류 소모를 감소시킬 수 있다. 상기 클럭 복원부(320)는 상기 클럭 선택신호(CLKSEL)가 디스에이블되면 상기 복원 클럭(CLKR)을 생성하도록 활성화될 수 있다.
상기 래치 및 디코딩 블록(340)은 상기 내부 클럭(ICLK)에 기초하여 멀티 레벨 심벌로부터 내부 데이터(D<0:n>)를 생성할 수 있다. 상기 래치 및 디코딩 블록(340)은 상기 내부 클럭(ICLK)에 동기하여 상기 수신기(310)로부터 출력된 멀티 레벨 심벌의 각각의 페이즈(INAB, INBC, INCA)를 래치할 수 있다. 상기 래치 및 디코딩 블록(340)은 상기 래치된 멀티 레벨 심벌을 디코딩하여 상기 멀티 레벨 심벌에 대응하는 내부 데이터(D<0:n>)를 생성할 수 있다. 상기 래치 및 디코딩 블록(340)은 상기 수신기(310)를 통해 수신된 멀티 레벨 심벌을 상기 내부 클럭(ICLK)의 에지에 정렬시킴으로써, 상기 인터페이스 회로(3)가 정확한 내부 데이터(D<0:n>)를 생성할 수 있도록 한다.
도 3에서, 상기 인터페이스 회로(3)는 타이밍 제어부(350)를 더 포함할 수 있다. 상기 타이밍 제어부(350)는 상기 멀티 레벨 심벌의 셋업/홀드 마진을 확보하기 위해 구비될 수 있다. 상기 타이밍 제어부(350)는 상기 수신기(310)로부터 출력되는 멀티 레벨 심벌의 제 1 내지 제 3 페이즈(INAB, INBC, INCA)를 수신하고, 상기 제 1 내지 제 3 페이즈(INAB, INBC, INCA)를 지연시킬 수 있다. 상기 타이밍 제어부(350)는 상기 지연된 멀티 레벨 심벌을 상기 래치 및 디코딩 블록(340)으로 제공할 수 있다. 상기 타이밍 제어부(350)는 가변 지연부일 수 있고, 상기 타이밍 제어부(350)의 지연 시간은 임의로 변경될 수 있다. 예를 들어, 상기 타이밍 지연부(350)의 지연 시간은 상기 인터페이스 회로(3)를 포함하는 장치 내부에서 생성된 제어신호에 기초하여 변화될 수 있다. 또한, 상기 타이밍 지연부(350)의 지연 시간은 상기 인터페이스 회로(3)와 통신하는 다른 외부 장치로부터 전송된 제어신호에 기초하여 변화될 수 있다. 상기 타이밍 제어부(350)의 지연 시간은 상기 클럭 복원부(320)가 상기 멀티 레벨 심벌로부터 상기 복원 클럭(CLKR)을 생성하는데 필요한 시간에 대응하는 것이 바람직하다. 상기 타이밍 제어부(350)는 상기 복원 클럭(CLKR)이 생성되는 시간만큼 상기 멀티 레벨 심벌의 제 1 내지 제 3 페이즈(INAB, INBC, INCA)를 지연시킴으로써, 상기 래치 및 디코딩 블록(340)이 정확한 멀티 레벨 심벌을 래치할 수 있도록 상기 제 1 및 제 3 페이즈(INAB, INBC, INCA)의 셋업/홀드 마진을 확보할 수 있다.
도 4는 도 3에 도시된 클럭 복원부(320)의 구성을 보여주는 도면이다. 상기 클럭 복원부(320)는 제 1 내지 제 3 지연부(411, 412, 413), 제 1 내지 제 3 배타적 오어 게이트(421, 422, 423), 낸드 게이트(430) 및 T-플립플롭(440)을 포함할 수 있다. 상기 제 1 내지 제 3 지연부(411, 412, 413)와 상기 제 1 내지 제 3 배타적 오어 게이트(421, 422, 423)는 각각 직렬로 연결되고 할당된 멀티 레벨 심벌의 페이즈를 수신할 수 있다. 상기 제 1 지연부(411)는 상기 멀티 레벨 심벌의 제 1 페이즈(INAB)를 지연시킬 수 있다. 상기 제 1 배타적 오어 게이트(421)는 상기 멀티 페이즈 심벌의 제 1 페이즈(INAB)와 상기 제 1 지연부(411)의 출력을 수신할 수 있다. 상기 제 2 지연부(412)는 상기 멀티 레벨 심벌의 제 2 페이즈(INBC)를 지연시킬 수 있다. 상기 제 2 배타적 오어 게이트(422)는 상기 멀티 페이즈 심벌의 제 2 페이즈(INBC)와 상기 제 2 지연부(412)의 출력을 수신할 수 있다. 상기 제 3 지연부(413)는 상기 멀티 레벨 심벌의 제 3 페이즈(INCA)를 지연시킬 수 있다. 상기 제 3 배타적 오어 게이트(423)는 상기 멀티 페이즈 심벌의 제 3 페이즈(INCA)와 상기 제 3 지연부(413)의 출력을 수신할 수 있다. 상기 제 1 내지 제 3 지연부(411, 412, 413)는 상기 클럭 선택신호(CLKSEL)를 수신할 수 있다. 상기 제 1 내지 제 3 지연부(411, 412, 413)는 상기 클럭 선택신호(CLKSEL)가 인에이블되면 비활성화될 수 있다.
상기 낸드 게이트(430)는 상기 제 1 내지 제 3 오어 게이트(421, 422, 423)의 출력을 수신할 수 있다. 상기 T-플립플롭(440)은 상기 낸드 게이트(430)의 출력을 수신하여 상기 복원 클럭(CLKR)을 생성할 수 있다. 상기 T-플립플롭(440)은 초기 값 설정신호(T0) 및 리셋 신호(INT)를 추가로 수신할 수 있다. 상기 초기 값 설정 신호(T0)는 상기 T-플립플롭(440)의 초기 출력 레벨을 설정하기 위한 신호이고, 상기 리셋 신호(INT)는 상기 T-플립플롭(440)을 리셋시키기 위한 신호일 수 있다.
도 5는 도 4의 클럭 복원부(320)의 동작을 보여주는 타이밍도이다. 멀티 레벨 심벌을 전송하기 위해 제 1 내지 제 3 와이어(A, B, C) 중 적어도 하나의 상태는 계속하여 변화될 수 있다. 따라서, 상기 수신기(310)로부터 출력되는 멀티 레벨 심벌의 제 1 내지 제 3 페이즈(INAB, INBC, INCA) 중 적어도 하나의 레벨은 계속하여 변화될 수 있다. 도 5는 제 1 내지 제 3 와이어(A, B, C)와 제 1 내지 제 3 페이즈(INAB, INBC, INCA)의 파형을 도시한다. 상기 제 1 내지 제 3 와이어(A, B, C)의 상태는 상기 멀티 레벨 심벌을 전송하기 위해 하이 레벨, 미들 레벨 및 로우 레벨 중 하나로 변화될 수 있다. 상기 제 1 수신 버퍼(311)는 상기 제 1 및 제 2 와이어(A, B)의 상태를 차동 증폭하여 상기 제 1 페이즈(INAB)를 생성하고, 상기 제 2 수신 버퍼(312)는 상기 제 2 및 제 3 와이어(B, C)의 상태를 차동 증폭하여 상기 제 2 페이즈(INBC)를 생성하며, 상기 제 3 수신 버퍼(313)는 상기 제 3 및 제 1 와이어(C, A)의 상태를 차동 증폭하여 상기 제 3 페이즈(INCA)를 생성할 수 있다.
상기 클럭 복원부(320)는 상기 멀티 레벨 심벌의 제 1 내지 제 3 페이즈(INAB, INBC, INCA) 중 적어도 하나의 레벨이 천이되는 경우, 상기 복원 클럭(CLKR)의 레벨을 변화시킬 수 있다. 따라서, 상기 제 1 내지 제 3 페이즈가 천이될 때마다 상기 복원 클럭(CLKR)은 토글할 수 있다. 따라서, 상기 복원 클럭(CLKR)은 상기 인터페이스 회로(3) 및 시스템이 동작하는 속도에 대응하는 주파수를 갖도록 생성될 수 있다. 이 때, 상기 와이어는 하나의 레벨에서 다른 멀티 레벨로 상태가 계속해서 변화되므로, 상기 수신기(310)로부터 생성되는 멀티 페이즈 심벌의 페이즈(INAB, INBC, INCA) 사이에는 스큐가 발생할 수 밖에 없다. 따라서, 상기 클럭 복원부(320)에서 생성된 복원 클럭(CLKR)은 많은 지터를 포함할 수 있고, 불규칙한 듀티를 가질 수 있다. 상기 시스템 및 인터페이스 회로(3)가 저주파수 대역에서 동작하는 경우, 상기 지터 및 불규칙한 듀티는 상기 래치 및 디코딩 블록(340)이 멀티 레벨 심벌을 정확하게 래치하는데 큰 문제점을 발생시키지 않는다. 하지만, 상기 시스템 및 인터페이스 회로(3)가 고주파수 대역에서 동작하는 경우, 상기 지터 및 불규칙한 듀티는 정확한 래치 동작을 방해하는 요인이 될 수 있다. 본 발명의 실시예에 따른 인터페이스 회로(3)는 고주파수 대역에서 동작할 때 상기 복원 클럭(CLKR)보다 상대적으로 지터가 작고, 듀티가 일정한 외부 클럭(CLKE)을 이용할 수 있다. 따라서, 상기 인터페이스 회로(3)는 빠른 동작 속도 환경에서도 상기 래치 및 디코딩 블록(340)이 멀티 레벨 심벌을 정확하게 래치하여 내부 데이터(D<0:n>)를 생성할 수 있도록 한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 와이어 버스의 상태에 따라 멀티 레벨 심벌을 수신하는 수신기;
    상기 멀티 레벨 심벌에 기초하여 복원 클럭을 생성하는 클럭 복원부;
    클럭 선택신호에 따라 외부 클럭 및 상기 복원 클럭 중 하나로부터 내부 클럭을 생성하는 클럭 선택부; 및
    상기 내부 클럭에 기초하여 상기 멀티 레벨 심벌을 래치하는 래치 및 디코딩 블록을 포함하는 인터페이스 회로.
  2. 제 1 항에 있어서,
    상기 와이어 버스는 제 1 내지 제 3 와이어를 포함하고,
    상기 수신기는, 상기 제 1 및 제 2 와이어의 상태를 차동 증폭하여 상기 멀티 레벨 심벌의 제 1 페이즈를 출력하는 제 1 수신 버퍼;
    상기 제 2 및 제 3 와이어의 상태를 차동 증폭하여 상기 멀티 레벨 심벌의 제 2 페이즈를 출력하는 제 2 수신 버퍼; 및
    상기 제 3 및 제 1 와이어의 상태를 차동 증폭하여 상기 멀티 레벨 심벌의 제 3 페이즈를 출력하는 제 3 수신 버퍼를 포함하는 인터페이스 회로.
  3. 제 1 항에 있어서,
    상기 클럭 복원부는 상기 멀티 레벨 심벌의 페이즈가 천이하는 것을 감지하여 상기 내부 클럭의 레벨을 변화시키는 인터페이스 회로.
  4. 제 1 항에 있어서,
    상기 클럭 복원부는 상기 클럭 선택신호에 응답하여 동작 여부가 결정되는 인터페이스 회로.
  5. 제 1 항에 있어서,
    상기 외부 클럭 및 상기 복원 클럭은 실질적으로 동일한 주파수를 갖는 인터페이스 회로.
  6. 제 1 항에 있어서,
    상기 클럭 선택신호는 상기 인터페이스 회로의 외부로부터 수신된 신호인 인터페이스 회로.
  7. 제 1 항에 있어서,
    상기 클럭 선택신호는 상기 외부 클럭 신호의 주파수를 감지하여 생성된 신호인 인터페이스 회로.
  8. 제 1 항에 있어서,
    상기 클럭 선택부는 상기 인터페이스 회로가 고주파수 대역에서 동작할 때 상기 외부 클럭을 상기 내부 클럭으로 출력하고, 상기 인터페이스 회로가 상기 고주파수 대역보다 낮은 저주파수 대역에서 동작할 때 상기 복원 클럭을 상기 내부 클럭으로 출력하는 인터페이스 회로.
  9. 제 1 항에 있어서,
    상기 래치 및 디코딩 블록은 상기 내부 클럭에 동기하여 상기 멀티 레벨 심벌을 래치하고, 래치된 멀티 레벨 심벌을 내부 데이터로 변환하는 인터페이스 회로.
  10. 제 1 항에 있어서,
    상기 멀티 레벨 심벌을 지연시켜 출력하는 타이밍 제어부를 더 포함하고,
    상기 타이밍 제어부의 지연 시간은 상기 클럭 복원부가 상기 복원 클럭을 생성하는데 필요한 시간에 대응하는 인터페이스 회로.
  11. 멀티 레벨 심벌에 따라 와이어 버스의 상태를 변화시키는 전송기;
    상기 와이어 버스의 상태에 따라 상기 멀티 레벨 심벌을 수신하는 수신기;
    상기 수신기로부터 출력된 상기 멀티 레벨 심벌에 기초하여 복원 클럭을 생성하는 클럭 복원부;
    시스템의 동작 속도에 기초하여 외부 클럭 및 상기 복원 클럭 중 하나로부터 내부 클럭을 생성하는 클럭 선택부; 및
    상기 내부 클럭에 기초하여 상기 멀티 레벨 심벌로부터 내부 데이터를 생성하는 래치 및 디코딩 블록을 포함하는 시스템.
  12. 제 11 항에 있어서,
    상기 와이어 버스는 제 1 내지 제 3 와이어를 포함하고,
    상기 수신기는, 상기 제 1 및 제 2 와이어의 상태를 차동 증폭하여 상기 멀티 레벨 심벌의 제 1 페이즈를 출력하는 제 1 수신 버퍼;
    상기 제 2 및 제 3 와이어의 상태를 차동 증폭하여 상기 멀티 레벨 심벌의 제 2 페이즈를 출력하는 제 2 수신 버퍼; 및
    상기 제 3 및 제 1 와이어의 상태를 차동 증폭하여 상기 멀티 레벨 심벌의 제 3 페이즈를 출력하는 제 3 수신 버퍼를 포함하는 시스템.
  13. 제 11 항에 있어서,
    상기 클럭 복원부는 상기 멀티 레벨 심벌의 페이즈가 천이하는 것을 감지하여 상기 내부 클럭의 레벨을 변화시키는 시스템.
  14. 제 11 항에 있어서,
    상기 클럭 복원부는 상기 시스템이 고주파수 대역에서 동작할 때 상기 복원 클럭을 생성하지 않고, 상기 시스템이 상기 고주파수 대역보다 낮은 저주파수 대역에서 동작할 때 상기 복원 클럭을 생성하는 시스템.
  15. 제 11 항에 있어서,
    상기 외부 클럭 및 상기 복원 클럭은 실질적으로 동일한 주파수를 갖는 시스템.
  16. 제 11 항에 있어서,
    상기 클럭 선택부는 상기 시스템이 고주파수 대역에서 동작할 때 상기 외부 클럭을 상기 내부 클럭으로 출력하고, 상기 시스템이 상기 고주파수 대역보다 낮은 저주파수 대역으로 동작할 때 상기 복원 클럭을 상기 내부 클럭을 출력하는 시스템.
  17. 제 11 항에 있어서,
    상기 래치 및 디코딩 블록은 상기 내부 클럭에 동기하여 상기 멀티 레벨 심벌을 래치하고, 래치된 멀티 레벨 심벌을 내부 데이터로 변환하는 시스템.
  18. 제 11 항에 있어서,
    상기 멀티 레벨 심벌을 지연시켜 출력하는 타이밍 제어부를 더 포함하고,
    상기 타이밍 제어부의 지연 시간은 상기 클럭 복원부가 상기 복원 클럭을 생성하는데 필요한 시간에 대응하는 시스템.
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