CN115589221A - 多路复用器和包括多路复用器的串行器 - Google Patents

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Abstract

提供了一种多路复用器和包括多路复用器的串行器。所述多路复用器响应于第一脉冲至第四脉冲选择第一数据信号至第四数据信号之一。所述第一脉冲至所述第四脉冲分别对应于所述第一数据信号至所述第四数据信号并且顺序地切换。所述多路复用器包括：(1)NAND门，所述NAND门接收所述第一数据信号、作为所述第四数据信号的互补信号的第四互补数据信号以及所述第一脉冲，并且输出第一门控信号；以及(2)NOR门，所述NOR门接收所述第一数据信号、所述第四互补数据信号以及与所述第一脉冲互补的第一互补脉冲，并且输出第二门控信号。所述第一数据信号对应于所述第一脉冲的上升沿，并且所述第四互补数据信号对应于所述第四脉冲的上升沿。

Description

多路复用器和包括多路复用器的串行器
相关申请的交叉引用
本申请要求于2021年7月5日在韩国知识产权局提交的韩国专利申 请No.10-2021-0087760的优先权，所述韩国专利申请的公开内容通过引 用全部包含于此。
技术领域
本文描述的本公开的实施例涉及包括在高速串行通信系统中的多路 复用器和包括多路复用器的串行器。
背景技术
在高速串行链路系统中，数据位可以通过信道(channel)串行传输。 在通过诸如同轴电缆或PCB迹线(trace)的信道传输信号的情况下，信 道的带宽可能由于信道的负载、趋肤效应以及介电损耗而受到限制，并且 信号的高频分量可能在接收器处减弱。特别地，高速串行链路系统的可靠 性可能由于码间干扰(ISI)而降低，ISI是一种一个符号干扰后续符号的 信号失真形式。
例如，ISI可以在高频分量的信号的电压电平快速改变的上升沿或下 降沿增加。在这种情况下，从发送器输出的信号会失真，或者信号被传送 到接收器的时间会依据频率而变化。
发明内容
本公开的实施例提供一种多路复用器和包括多路复用器的串行器。
根据实施例，一种多路复用器响应于第一脉冲至第四脉冲选择第一数 据信号至第四数据信号之一，所述第一脉冲至所述第四脉冲分别对应于所 述第一数据信号至所述第四数据信号并且顺序地切换(toggle)。所述多 路复用器可以包括NAND门、NOR门、第一晶体管和第二晶体管。所述 NAND门响应于接收到所述第一数据信号、作为所述第四数据信号的互补 信号的第四互补数据信号以及所述第一脉冲，来输出第一门控信号。所述 NOR门响应于接收到所述第一数据信号、所述第四互补数据信号以及与 所述第一脉冲互补的第一互补脉冲，来输出第二门控信号。第一晶体管包 括：被施加第一电源电压的第一端、接收所述第一门控信号的栅极、以及 与所述多路复用器的输出端连接的第二端。所述第二晶体管包括与所述多 路复用器的输出端连接的第一端、接收所述第二门控信号的栅极、以及被施加接地电压的第二端。所述第一数据信号可以对应于所述第一脉冲的上 升沿，并且所述第四互补数据信号可以对应于所述第四脉冲的上升沿。
根据实施例，一种串行器可以包括时钟多路复用器和多路复用器。所 述时钟多路复用器基于第一时钟至第四时钟生成第一脉冲至第四脉冲。所 述第一时钟至所述第四时钟彼此具有90度的相位差，并且所述第一脉冲 至所述第四脉冲顺序地切换。所述多路复用器响应于所述第一脉冲至所述 第四脉冲以及分别与所述第一脉冲至所述第四脉冲互补的第一互补脉冲 至第四互补脉冲，输出基于第一数据信号至第四数据信号的输出信号。所述第一数据信号至所述第四数据信号分别对应于所述第一脉冲至所述第 四脉冲。所述多路复用器可以包括NAND门和NOR门。所述NAND门 响应于接收到所述第一数据信号、与所述第四数据信号互补的第四互补数 据信号和所述第一脉冲，来输出第一门控信号。所述NOR门响应于接收 到所述第一数据信号、所述第四互补数据信号和与所述第一脉冲互补的第一互补脉冲，来输出第二门控信号。所述输出信号的电平可以基于所述第 一门控信号和所述第二门控信号。
根据实施例，一种串行器可以包括时钟多路复用器和多路复用器，所 述时钟多路复用器基于第一时钟至第四时钟生成第一脉冲至第四脉冲，所 述第一时钟至所述第四时钟彼此具有90度的相位差，并且所述第一脉冲 至所述第四脉冲顺序地切换。所述多路复用器响应于所述第一脉冲至所述 第四脉冲以及分别与所述第一脉冲至所述第四脉冲互补的第一互补脉冲 至第四互补脉冲，输出基于第一数据信号至第四数据信号的输出信号。所述第一数据信号至所述第四数据信号分别对应于所述第一脉冲至所述第 四脉冲。所述多路复用器可以包括NAND门、NOR门、第一晶体管和第 二晶体管。所述NAND门响应于接收到所述第一数据信号、作为所述第 四数据信号的互补信号的第四互补数据信号和所述第一脉冲，来输出第一 门控信号。所述NOR门响应于接收到所述第一数据信号、所述第四互补 数据信号和与所述第一脉冲互补的第一互补脉冲，来输出第二门控信号。 所述第一晶体管包括：被施加第一电源电压的第一端、接收所述第一门控 信号的栅极、以及与所述多路复用器的输出端连接的第二端。所述第二晶 体管包括与所述多路复用器的输出端连接的第一端、接收所述第二门控信 号的栅极、以及被施加接地电压的第二端。所述第一数据信号可以对应于 所述第一脉冲的上升沿，并且所述第四互补数据信号可以对应于所述第四 脉冲的上升沿。
附图说明
通过参照附图详细描述本公开的实施例，本公开的上述以及其他目的和 特征将变得明显。
图1示出了根据本公开的一些实施例的通信系统的框图。
图2示出了根据本公开的一些实施例的串行器的框图。
图3详细示出了根据本公开的一些实施例的串行器的框图。
图4示出了根据本公开的一些实施例的在串行器中使用的时钟和脉冲的 时序图。
图5示出了根据本公开的一些实施例的多路复用器的NAND(与非)门 的电路图。
图6A和图6B示出了根据本公开的一些实施例的多路复用器的NAND 门的操作。
图7示出了根据本公开的一些实施例的多路复用器的NOR(或非)门的 电路图。
图8A和图8B示出了根据本公开的一些实施例的多路复用器的NOR门 的操作。
图9示出了根据本公开的一些实施例的串行器的框图。
图10示出了根据本公开的一些实施例的系统的框图。
图11示出了根据本公开的一些实施例的存储器的框图。
具体实施方式
下面将对本公开的实施例进行详细和清楚的描述，以使得本领域技术人 员容易实施本公开。
在下文中，将参照附图更详细地描述本公开的实施例。在描述本公开时， 为了使整体容易理解，相同的部件/元件将在附图中通过相同的附图标记/数字 来标记，因此将省略额外的描述以避免冗余。
图1示出了根据本公开的一些实施例的通信系统10的框图。通信系统 10可以包括经由信道13彼此通信的发送器11和接收器12。在一些实施例中， 通信系统10可以被称为“收发器”、“数据发送/接收电路”或“高速数据传 输系统”。
发送器11可以经由信道13向接收器12发送基于数据的发送信号。信道 13、实现发送器11的集成电路的引脚数量以及实现接收器12的集成电路的 引脚数量会增加实现通信系统10所需的成本。为了降低实现上述组件所需的 成本，发送器11可以发送包括串行化数据位的信号。发送器11可以包括用 于将数据串行化的串行器(SER)100。
信道13可以是物理或电连接发送器11和接收器12的路径。例如，信道 13可以通过使用印刷电路板(PCB)的迹线或同轴电缆来实现。信道13的 趋肤效应、介电损耗等会减弱经由信道13传输的数据的高频分量。当经由信 道13传输信号时，在接收器12处会发生信道损耗。此外，由于电路板与电 缆之间的连接器以及任何其他物理接口，信道13上会出现阻抗不连续(或失 配)。信道13的阻抗不连续可能表现为信道13的频率响应中的陷波(notch)， 并且可能在接收器12处引起反射噪声。经过信道13的每个数据位可能由于 信道损耗或带宽限制而妨碍后续的(一个或更多个)位，并且可能发生由于 相邻符号重叠(即，码间干扰(ISI))导致误码率增加的现象。
接收器12可以经由信道13从发送器11接收信号。接收器12可以包括 用于将发送信号解串行化的解串器(DES)14。接收器12可以通过使用解串 器14将发送信号解串行化。
图2示出了根据本公开的一些实施例的串行器100的框图。参照图1和 图2，串行器100可以包括多路复用器(4:1MUX)110和时钟多路复用器(CLK MUX)120。多路复用器110可以接收数据D0至D3、脉冲PL0至PL3和互 补脉冲PL0B至PL3B。多路复用器110可以基于脉冲PL0至PL3、互补脉冲 PL0B至PL3B以及数据D0至D3输出数据信号DQ。例如，从多路复用器110输出的数据信号DQ可以对应于将数据D0至D3顺序地串行化的信号。
时钟多路复用器120可以接收时钟WCK0、WCK90、WCK180和 WCK270。时钟WCK0、WCK90、WCK180和WCK270可以由发送器11的 处理器(未示出)或信号发生器(未示出)生成，以便在时钟多路复用器120 中使用。时钟多路复用器120可以基于时钟WCK0、WCK90、WCK180和 WCK270生成脉冲PL0至PL3和互补脉冲PL0B至PL3B。脉冲PL0至PL3 可以分别与互补脉冲PL0B至PL3B互补。
图3详细示出了根据本公开的一些实施例的串行器100的框图。参照图 2和图3，串行器100可以包括多路复用器110和时钟多路复用器120，并且 多路复用器110可以包括分别对应于数据D0至D3的块111至114。例如，块 111可以对应于数据D0。块111至114可以接收脉冲PL0至PL3、互补脉冲 PL0B至PL3B、数据(或数据信号)D0至D3、互补数据(例如，在块111中，互补数据D3B)，可以输出数据信号DQ。块111至114可以响应于脉冲 PL0至PL3和互补脉冲PL0B至PL3B对数据D0至D3进行采样。
块111至114均可以接收与在相应脉冲的前一脉冲处采样的数据(或响 应于前一脉冲而采样的数据)互补的数据。例如，在脉冲数列上，块111可 以接收与在相应脉冲PL0的前一脉冲PL3处采样的数据D3(或响应于脉冲 PL3采样的数据)互补的互补数据D3B。块111至113均可以基于接收到的 互补数据来均衡要从多路复用器110输出的数据信号DQ的边沿。例如，块 111至113均可以通过基于接收到的互补数据预先下拉或上拉门控(gating) 信号SG1和SG2来提高数据信号DQ的转变速度。
时钟多路复用器120可以接收时钟WCK0、WCK90、WCK180和 WCK270，并且可以基于时钟WCK0、WCK90、WCK180和WCK270生成 脉冲PL0至PL3和互补脉冲PL0B至PL3B。时钟多路复用器120可以通过 使用时钟WCK0作为参考时钟来生成脉冲PL0和互补脉冲PL0B。例如，时钟多路复用器120可以包括用于生成脉冲PL0和互补脉冲PL0B的NAND门 121和125以及反相器122、123和124。
NAND门121可以包括用于接收时钟WCK0和WCK270的输入端以及 与反相器122的输入端连接的输出端。反相器122可以包括与NAND门121 的输出端连接的输入端以及用于输出脉冲PL0的输出端。
反相器123可以包括用于接收时钟WCK90的输入端以及与NAND门125 连接的输出端。反相器124可以包括用于接收时钟WCK180的输入端以及与 NAND门125连接的输出端。NAND门125可以包括分别与反相器123和124 的输出端连接的输入端以及用于输出互补脉冲PL0B的输出端。
在图3所示的实施例中，时钟多路复用器120可以包括用于生成脉冲PL0 和互补脉冲PL0B的组件，但是时钟多路复用器120的配置不限于此。例如， 时钟多路复用器120还可以包括用于生成脉冲PL1至PL3和互补脉冲PL1B 至PL3B的组件。用于生成脉冲PL1至PL3的组件可以通过使用时钟WCK90、 WCK180和WCK270作为参考时钟来生成脉冲PL1至PL3和互补脉冲PL1B 至PL3B。
例如，时钟多路复用器120可以包括用于生成脉冲PLl的NAND门和反 相器。用于生成脉冲PL1的NAND门可以接收时钟WCK0和WCK90而不 是时钟WCK0和WCK270，并且可以被实现为类似于NAND门121。用于生 成脉冲PL1的反相器可以包括与用于生成脉冲PL1的NAND门连接的输入 端，并且可以被实现为类似于反相器122。时钟多路复用器120可以包括用 于生成互补脉冲PL1B的第一反相器、第二反相器和NAND门。用于生成互 补脉冲PL1B的第一反相器可以接收时钟WCK180而不是时钟WCK90，并 且可以被实现为类似于反相器123。用于生成互补脉冲PL1B的第二反相器可 以接收时钟WCK270而不是时钟WCK180，并且可以被实现为类似于反相器 124。用于生成互补脉冲PL1B的NAND门可以包括与用于生成互补脉冲PL1B的第一反相器和第二反相器连接的输入端，并且可以被实现为类似于 NAND门125。
如上所述，时钟多路复用器120可以包括用于生成脉冲PL2的NAND门 和反相器。例如，用于生成脉冲PL2的NAND门可以接收时钟WCK180和 WCK90而不是时钟WCK0和WCK270，并且可以被实现为类似于NAND门 121。用于生成脉冲PL2的反相器可以包括与用于生成脉冲PL2的NAND门 连接的输入端，并且可以被实现为类似于反相器122。时钟多路复用器120 可以包括用于生成互补脉冲PL2B的第一反相器、第二反相器和NAND门。 用于生成互补脉冲PL2B的第一反相器可以接收时钟WCK270而不是时钟 WCK90，并且可以被实现为类似于反相器123。用于生成互补脉冲PL2B的 第二反相器可以接收时钟WCK0而不是时钟WCK180，并且可以实现为类似 于反相器124。用于生成互补脉冲PL2B的NAND门可以包括与用于生成互补脉冲PL2B的第一反相器和第二反相器连接的输入端，并且可以被实现为 类似于NAND门125。
如上所述，时钟多路复用器120可以包括用于生成脉冲PL3的NAND门 和反相器。例如，用于生成脉冲PL3的NAND门可以接收时钟WCK180和 WCK270而不是时钟WCK0和WCK270，并且可以被实现为类似于NAND 门121。用于生成脉冲PL3的反相器可以包括与用于生成脉冲PL3的NAND 门连接的输入端，并且可以被实现为类似于反相器122。时钟多路复用器120可以包括用于生成互补脉冲PL3B的第一反相器、第二反相器和NAND门。 用于生成互补脉冲PL3B的第一反相器可以接收时钟WCK0而不是时钟 WCK90，并且可以被实现为类似于反相器123。用于生成互补脉冲PL3B的 第二反相器可以接收时钟WCK90而不是时钟WCK180，并且可以被实现为 类似于反相器124。用于生成互补脉冲PL3B的NAND门可以包括与用于生 成互补脉冲PL3B的第一反相器和第二反相器连接的输入端，并且可以被实 现为类似于NAND门125。
块111可以包括NAND门210、NOR门220以及晶体管M1和M2。NAND 门210可以包括分别接收数据D0和脉冲PL0的输入端以及与晶体管M1的栅 极连接的输出端。NAND门210还可以接收互补数据D3B。互补数据D3B可 以与数据D3互补，数据D3响应于脉冲PL3为紧接在脉冲PL0之前切换 (toggle)的前一脉冲而被采样(或将要被采样)。NAND门210可以基于数 据D0、脉冲PL0和互补数据D3B向晶体管M1输出门控信号SG1。
NOR门220可以包括分别接收数据D0和互补脉冲PL0B的输入端以及 与晶体管M2的栅极连接的输出端。NOR门220还可以接收互补数据D3B。 NOR门220可以基于数据D0、互补脉冲PL0B和互补数据D3B向晶体管M2 输出门控信号SG2。
晶体管M1可以包括被施加电压VDD的第一端、与NAND门210的输 出端连接的栅极、以及与晶体管M2的第一端连接的第二端。晶体管M1可 以响应于门控信号SG1而导通或关断。晶体管M2可以包括与晶体管M1的 第二端连接的第一端、与NOR门220的输出端连接的栅极、以及被施加接 地电压的第二端。晶体管M2可以响应于门控信号SG2而导通或关断。晶体管M1的第二端和晶体管M2的第一端可以与多路复用器110的输出数据信 号DQ的输出端连接。
块112、113和114的配置和操作可以类似于块111的配置和操作。块112、 113和114中的每一者可以被实现为对应于相关数据。例如，对应于数据D1的块112可以包括如下NAND门和NOR门：该NAND门接收数据D1、脉 冲PL1和互补数据D0B而不是数据D0、脉冲PL0和互补数据D3B并且被实 现为类似于NAND门210，该NOR门接收数据D1、互补脉冲PL1B和互补 数据D0B而不是数据D0、互补脉冲PL0B和互补数据D3B并且被实现为类似 于NOR门220。如上所述，块113可以被实现为对应于数据D2、脉冲PL2 和互补数据D1B，并且块114可以被实现为对应于数据D3、脉冲PL3，和互 补数据D2B。
图4示出了根据本公开的一些实施例的在串行器100中使用的时钟 WCK0、WCK90、WCK180和WCK270以及脉冲PL0、PL1、PL2和PL3的 时序图。参照图2至图4，输入到时钟多路复用器120的时钟WCK90、WCK180 和WCK270可以是与时钟WCK0具有90度倍数的相位差的信号。例如，时 钟WCK0和时钟WCK90可以具有90度的相位差。时钟WCK0和时钟 WCK180可以具有180度的相位差。时钟WCK0和时钟WCK270可以具有 270度的相位差。
数据D0、D1、D2和D3可以与时钟WCK0、WCK90、WCK180和WCK270 同步地输入到多路复用器110。例如，数据D0可以与时钟WCK0的上升沿(例 如，时间点tc1、tc5和tc9)同步地输入到多路复用器110。数据D1可以与时 钟WCK90的上升沿(例如，时间点tc2和tc6)同步地输入到多路复用器110。 数据D2可以与时钟WCK180的上升沿(例如，时间点tc3和tc7)同步地输入到多路复用器110。数据D3可以与时钟WCK270的上升沿(例如，时间点 tc4和tc8)同步地输入到多路复用器110。
脉冲PL0、PL1、PL2和PL3可以分别响应于时钟WCK0、WCK90、 WCK180和WCK270的上升沿而切换。例如，脉冲PL0可以响应于时钟WCK0 的上升沿(例如，时间点tc1、tc5和tc9)而切换。脉冲PL1可以响应于时钟 WCK90的上升沿(例如，时间点tc2和tc6)而切换。脉冲PL2可以响应于 时钟WCK180的上升沿(例如，时间点tc3和tc7)而切换。脉冲PL3可以 响应于时钟WCK270的上升沿(例如，时间点tc4和tc8)而切换。时钟多路 复用器120可以向多路复用器110提供脉冲PL0、PL1、PL2和PL3，并且多 路复用器110可以响应于脉冲PL0、PL1、PL2和PL3的上升沿对数据D0、 D1、D2和D3进行采样。
在本公开中，任意脉冲的前一脉冲可以指示脉冲数列上的紧接在该任意 脉冲之前切换的脉冲。例如，脉冲PL0的前一脉冲可以是脉冲PL3；脉冲PL1 的前一脉冲可以是脉冲PL0；脉冲PL2的前一脉冲可以是脉冲PL1；脉冲PL3 的前一脉冲可以是脉冲PL2。
在本公开中，在任意数据之前输入的数据可以指示脉冲数列上的紧接在 该任意数据之前输入的数据，或者在任意数据之前输入的数据可以指示响应 于与该任意数据对应的脉冲的前一脉冲输入的数据。例如，在时间点tc2输 入的数据D1之前输入到多路复用器110的数据可以是在时间点tc1输入的数 据D0。在时间点tc3输入的数据D2之前输入到多路复用器110的数据可以是 在时间点tc2输入的数据D1。在时间点tc4输入的数据D3之前输入到多路复 用器110的数据可以是在时间点tc3输入的数据D2。在时间点tc5输入的数 据D0之前输入到多路复用器110的数据可以是在时间点tc4输入的数据D3。
图5示出了根据本公开的一些实施例的多路复用器110的NAND门210 的电路图。参照图2至图5，块111中包括的NAND门210可以包括晶体管 MND1、MND2、MND3和MND4以及电路211。晶体管MND1和MND2可 以实现为PMOS晶体管，并且晶体管MND3和MND4可以实现为NMOS晶 体管。
晶体管MND1可以包括被施加电压VDDl的第一端、被施加脉冲PL0 的栅极、以及与晶体管M1的栅极连接的第二端。晶体管MND2可以包括被 施加电压VDD2的第一端、被施加数据D0的栅极、以及与晶体管M1的栅极 连接的第二端。晶体管MND3可以包括与晶体管M1的栅极连接的第一端、 被施加脉冲PL0的栅极、以及与节点ND1连接的第二端。晶体管MND4可 以包括与节点ND1连接的第一端、被施加数据D0的栅极、以及被施加接地 电压的第二端。
电路211可以包括晶体管MND5和MND6。晶体管MND5可以包括被 施加电压VDD3的第一端、被施加数据D0的栅极、以及与节点ND1连接的 第二端。晶体管MND6可以包括与节点ND1连接的第一端、被施加数据D3B 的栅极、以及被施加接地电压的第二端。晶体管MND5可以被实现为PMOS 晶体管，晶体管MND6可以被实现为NMOS晶体管。当在块114中响应于 上升沿的脉冲PL3对数据D3进行采样时(或当数据D3被输入到块114时)， 互补数据D3B可以被输入到块111。
电路211可以通过使用与作为脉冲PL0的前一脉冲的脉冲PL3对应的数 据D3(或与数据D3互补的数据D3B)，在脉冲PL0的上升沿之前将节点NDl 的电压电平下拉给定电平(例如，下拉至接地电压或接近接地电压的电压)。 这样，响应于接下来要施加的上升沿脉冲PL0和对应于脉冲PL0的数据D0将门控信号SG1的电平降低为低于晶体管M1的阈值电压所需的时间可以减 少。这可以表示数据信号DQ的转变速度变快。结果，可以减少由从串行器100输入的数据的上升沿引起的码间干扰(ISI)。
图6A和图6B示出了根据本公开的一些实施例的多路复用器110的 NAND门210的操作。参照图2至图5、图6A和图6B，NAND门210可以 基于与脉冲PL0的前一脉冲PL3对应的数据D3的互补数据(即，数据D3B)， 输出与脉冲PL0和数据D0对应的门控信号SG1。
在图6A所示的实施例中，输入到串行器100的数据可以在脉冲PL0的 上升沿处转变。例如，当响应于前一脉冲PL3的上升沿输入的数据D3对应 于逻辑低时，响应于脉冲PL0的上升沿输入的数据D0可以对应于逻辑高。
对应于逻辑高的数据D3B(即，“1”)可以响应于脉冲PL0的前一脉冲 PL3而被预先施加到晶体管MND6的栅极。晶体管MND6可以响应于对应于 逻辑高的数据D3B而导通。节点ND1的电压可以响应于晶体管MND6被导 通而被下拉。换言之，NAND门210可以理解为预先被先前数据D3部分地导 通(激活)。
之后，对应于逻辑高的脉冲PL0(或上升沿脉冲PL0)可以施加到晶体 管MND1和MND3，并且对应于逻辑高的数据D0(即，“1”)可以施加到晶 体管MND2、MND4和MND5的栅极。这样，晶体管MND1、MND2和MND5 可以关断，而晶体管MND3和MND4可以导通。结果，施加到晶体管M1 的栅极的门控信号SG1的电平可以由于先前被下拉的节点ND1的电压而下 降得更快(例如，比NAND门210未被预先激活时下降得快)。
施加到晶体管M1的栅极的门控信号SG1的电平可以由于施加到晶体管 MND6的数据D3B而下降得更快，因此，响应于数据D0导通晶体管M1所 花费的时间可以减少。结果，可以提高从串行器100输出的数据信号DQ的 转变速度。换言之，可以通过电路211提高从串行器100输出的信号响应于 输入到串行器100的数据的转变而转变的速度。可以改善由输入数据的上升 沿引起的码间干扰。
在图6B所示的实施例中，输入到串行器100的数据可以不在脉冲PL0 的上升沿处转变。例如，当响应于前一脉冲PL3的上升沿输入的数据D3对 应于逻辑低时，响应于脉冲PL0的上升沿输入的数据D0可以对应于逻辑低。
对应于逻辑高的数据D3B(即，“1”)可以响应于脉冲PL0的前一脉冲 PL3而被提前施加到晶体管MND6的栅极。晶体管MND6可以响应于对应于 逻辑高的数据D3B而导通。
之后，对应于逻辑高的脉冲PL0(或上升沿脉冲PL0)可以施加到晶体 管MND1和MND3，并且对应于逻辑低的数据D0(即，“0”)可以施加到晶 体管MND2、MND4和MND5的栅极。这样，晶体管MND1和MND4可以 关断，而晶体管MND2、MND3和MND5可以导通。由于导通的晶体管MND5， 节点ND1的电压可以上升给定电平。随着节点ND1的电压增加，晶体管 MND3可以关断，或者通过晶体管MND3流向节点ND1的电流的大小可以 降低。这样，可以防止从NAND门210输出的门控信号SG1的电平低于晶 体管M1的阈值电压。换言之，可以通过晶体管MND5防止由于互补数据 D3B引起NAND门210的异常操作，并且可以防止出现毛刺。
图7示出了根据本公开的一些实施例的多路复用器110的NOR门220 的电路图。参照图2至图4和图7，块111中包括的NOR门220可以包括晶 体管MNR1、MNR2、MNR3和MNR4以及电路221。晶体管MNR1和MNR2 可以实现为PMOS晶体管，晶体管MNR3和MNR4可以实现为NMOS晶体 管。
晶体管MNRl可以包括被施加电压VDD4的第一端、被施加数据D0的 栅极、以及与节点ND2连接的第二端。晶体管MNR2可以包括与节点ND2 连接的第一端、被施加互补脉冲PL0B的栅极、以及与晶体管M2的栅极连 接的第二端。晶体管MNR3可以包括与晶体管M2的栅极连接的第一端、被 施加互补脉冲PL0B的栅极、以及被施加接地电压的第二端。晶体管MNR4 可以包括与晶体管M2的栅极连接的第一端、被施加数据D0的栅极、以及被 施加接地电压的第二端。
电路221可以包括晶体管MNR5和MNR6。晶体管MNR5可以包括与节 点ND2连接的第一端、被施加数据D0的栅极、以及被施加接地电压的第二 端。晶体管MNR6可以包括被施加电压VDD5的第一端、被施加互补数据 D3B的栅极、以及与节点ND2连接的第二端。晶体管MNR5可以实现为NMOS 晶体管，并且晶体管MNR6可以实现为PMOS晶体管。当在块114中响应于 上升沿脉冲PL3对数据D3进行采样时(或当数据D3被输入到块114时)，互 补数据D3B可以被输入到块111。
电路221可以通过使用与作为脉冲PL0的前一脉冲的脉冲PL3对应的数 据D3(或与数据D3互补的数据D3B)，在脉冲PL0B的下降沿之前(或在脉 冲PL0的上升沿之前)，将节点ND2的电压电平上拉给定电平(例如，上拉 至电压VDD5或接近电压VDD5的电压)。这样，响应于脉冲PL0B的下降 沿和对应于脉冲PL0B的数据D0将门控信号SG2的电平增加为高于晶体管 M2的阈值电压所需的时间可以减少。这可以表示数据信号DQ的转变速度变 快。结果，根据从串行器100输入的数据的下降沿的码间干扰(ISI)可以减 少。
图8A和图8B示出了根据本公开的一些实施例的多路复用器110的NOR 门220的操作。参照图2至图4、图8A和图8B，NOR门220可以基于与脉 冲PL0的前一脉冲PL3对应的数据D3的互补数据(即，数据D3B)，输出与 互补脉冲PL0B和数据D0对应的门控信号SG2。
在图8A所示的实施例中，输入到串行器100的数据可以在互补脉冲 PL0B的下降沿处转变。例如，当响应于前一脉冲PL3的上升沿输入的数据 D3对应于逻辑高时，响应于互补脉冲PL0B的下降沿输入的数据D0可以对应 于逻辑低。
对应于逻辑低的数据D3B(即，“0”)可以响应于互补脉冲PL0B的前一 互补脉冲PL3B预先施加到晶体管MNR6的栅极。晶体管MNR6可以响应于 对应于逻辑低的数据D3B而导通。节点ND2的电压可以响应于晶体管MNR6 被导通而被上拉。换言之，NOR门220可以被理解为预先被先前数据D3部 分地导通(激活)。
之后，对应于逻辑低的互补脉冲PL0B(或下降沿互补脉冲PL0B)可以 施加到晶体管MNR2和MNR3，并且对应于逻辑低的数据D0(即“0”)可以 施加到晶体管MNR1、MNR4和MNR5的栅极。这样，晶体管MNR1和MNR2 可以导通，而晶体管MNR3、MNR4和MNR5可以关断。结果，施加到晶体 管M2的栅极的门控极信号SG2的电平可以由于先前被上拉的节点ND2的 电压而上升得更快(例如，比NOR门220未被预先激活时上升得快)。
施加到晶体管M2的栅极的门控信号SG2的电平可以由于施加到晶体管 MNR6的数据D3B而上升得更快，因此，响应于数据D0导通晶体管M2所花 费的时间可以减少。结果，可以提高从串行器100输出的数据信号DQ的转 变速度。换言之，可以通过电路221提高从串行器100输出的信号响应于输 入到串行器100的数据的转变而转变的速度。因此，由于输入数据的下降沿 引起的码间干扰可以得到改善。
在图8B所示的实施例中，输入到串行器100的数据可以不在互补脉冲 PL0B的下降沿处转变。例如，当响应于前一脉冲PL3的上升沿输入的数据 D3对应于逻辑高时，响应于互补脉冲PL0B的下降沿输入的数据D0可以对应 于逻辑高。
对应于逻辑低的数据D3B(即，“0”)可以响应于互补脉冲PL0B的前一 互补脉冲PL3B预先施加到晶体管MNR6的栅极。晶体管MNR6可以响应于 对应于逻辑低的数据D3B而导通。
之后，对应于逻辑低的互补脉冲PL0B(或下降沿互补脉冲PL0B)可以 施加到晶体管MNR2和MNR3，并且对应于逻辑高的数据D0(即“1”)可以 施加到晶体管MNR1、MNR4和MNR5的栅极。这样，晶体管MNR1和MNR3 可以关断，而晶体管MNR2、MNR4和MNR5可以导通。节点ND2的电压 可以由于导通的晶体管MNR5而下降给定电平。随着节点ND2的电压降低， 晶体管MNR1可以导通，或者通过晶体管MNR1流向节点ND2的电流的大 小可以增加。这样，可以防止从NOR门220输出的门控信号SG2的电平高 于晶体管M2的阈值电压。换言之，可以通过晶体管MNR5防止由于互补数 据D3B引起的NOR门220的异常操作，并且可以防止出现毛刺。
图9示出了根据本公开的一些实施例的串行器100a的框图。参照图1、 图2和图9，串行器100a除了包括图2的多路复用器110和时钟多路复用器 120之外，还可以包括预驱动器112A和113A、主驱动器112B、去加重(de-emphasis)驱动器113B和延迟电路113C。
预驱动器112A可以与多路复用器110的输出端连接。预驱动器112A可 以对从多路复用器110输出的信号进行预处理，并且可以向主驱动器112B 传送预处理后的信号。主驱动器112B可以基于从多路复用器110通过预驱动 器112A传送的信号，向串行器100a的输出端传送信号。
延迟电路113C可以与多路复用器110的输出端连接。延迟电路113C可 以将从多路复用器110输出的信号延迟单位时间。例如，延迟电路113C可以 将从多路复用器110输出的信号延迟脉冲PL0的上升沿被维持的时间(或脉 冲PL0的占空比)。预驱动器113A可以对从延迟电路113C输出的信号进行 预处理，并且可以向去加重驱动器113B传送预处理后的信号。预驱动器113A 的配置和操作可以类似于预驱动器112A的配置和操作。去加重驱动器113B 可以衰减从预驱动器113A输出的信号的大小。例如，去加重驱动器113B可 以以给定的比率减小从预驱动器113A输出的信号的大小。这样，从预驱动 器113A输出的电压的摆动宽度可以减小。去加重驱动器113B可以向串行器 100a的输出端传送衰减后的(或放大后的)信号。
从串行器100a的输出端输出的数据信号DQ可以对应于从主驱动器 112B输出的信号和从去加重驱动器113B输出的信号之和。数据信号DQ的 边沿(与串行器100a的输入数据的边沿对应)的大小可以因从去加重驱动器 113B输出的信号而增加，因此，可以防止由于边沿引起的码间干扰。同时， 由于去加重驱动器113B的衰减操作导致引入到数据信号DQ中的电源噪声引 起的抖动(PSIJ)可能增加。此外，由于从多路复用器110输出的信号进一 步通过延迟电路113C、预驱动器113A和去加重驱动器113B，因此串行器 100a的操作速度可能变慢。由于去加重驱动器113B响应于时钟WCK0至 WCK270进行操作，因此去加重驱动器113B可能受到时钟WCK0至WCK270 的频率的影响并且可能导致时钟WCK0至WCK270的负载增加。
在一些实施例中，由于串行器100a包括参照图3至图8B描述的多路复 用器110，因此可以防止码间干扰，并且可以不需要去加重驱动器113B的操 作。因此，与图9的串行器100a不同，图2的串行器100可以不包括延迟电 路113C、预驱动器113A和去加重驱动器113B。结果，图2的串行器100可 以具有比图9的串行器100a小的抖动，并且也可以比图9的串行器100a操 作得快。此外，由于多路复用器110的操作不是响应于时钟WCK0至WCK270，因此可以降低时钟WCK0至WCK270对多路复用器110的输出信 号的影响。
图10是根据实施例的应用了存储设备的系统1000的图。图10的系统 1000从根本上说可以是诸如便携式通信终端(例如，移动电话)、智能电话、 平板个人计算机(PC)、可穿戴设备、医疗保健设备或物联网(IOT)设备的 移动系统。然而，图10的系统1000不一定限于移动系统，而可以是PC、膝 上型计算机、服务器、媒体播放器或汽车设备(例如，导航设备)。
参照图10，系统1000可以包括主处理器1100、存储器(例如，1200a 和1200b)和存储设备(例如，1300a和1300b)。此外，系统1000可以包括 图像捕获设备1410、用户输入设备1420、传感器1430、通信设备1440、显 示器1450、扬声器1460、供电设备1470和连接接口1480中的至少一者。
在一些实施例中，系统1000的至少一个组件可以包括图1的发送器11， 以用于与系统1000的任何其他组件进行通信。例如，系统1000的至少一个 组件(例如，主处理器1100、存储器1200a和1200b、存储设备1300a和1300b、 通信设备1440、或者连接接口1480)可以包括发送器11，该发送器11包括 图2的用于对由至少一个组件生成的信号进行串行化的串行器100。
主处理器1100可以控制系统1000的所有操作，更具体地，可以控制包 括在系统1000中的其他组件的操作。主处理器1100可以实现为通用处理器、 专用处理器或应用处理器。
主处理器1100可以包括至少一个CPU核1110，并且还包括被配置为控 制存储器1200a和1200b和/或存储设备1300a和1300b的控制器1120。在一 些实施例中，主处理器1100还可以包括加速器1130，其是用于诸如人工智 能(AI)数据操作的高速数据操作的专用电路。加速器1130可以包括图形处 理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且可 以利用物理上独立于主处理器1100的任何其他组件的单独芯片来实现。
存储器1200a和1200b可以用作系统1000的主要存储器件。虽然存储器 1200a和1200b均可以包括诸如静态随机存取存储器(SRAM)和/或动态RAM (DRAM)的易失性存储器，但是存储器1200a和1200b均还可以包括诸如， 闪存、相变RAM(PRAM)和/或电阻RAM(RRAM)的非易失性存储器。 存储器1200a和1200b可以与主处理器1100实现在同一封装件中。
存储设备1300a和1300b可以用作被配置为无论是否向其供应电力都存 储数据的非易失性存储设备，并且具有比存储器1200a和1200b大的存储容 量。存储设备1300a和1300b可以分别包括存储控制器(STRG CTRL)1310a 和1310b以及被配置为经由存储控制器1310a和1310b的控制来存储数据的 NVM(非易失性存储器)1320a和1320b。尽管NVM 1320a和1320b可以包 括具有二维(2D)结构或三维(3D)V-NAND结构的闪存，但是NVM 1320a 和1320b可以包括其他类型的NVM，诸如，PRAM和/或RRAM。
存储设备1300a和1300b可以与主处理器1100物理分隔开，并且被包括 在系统1000中，或者与主处理器1100实现在同一封装件中。此外，存储设 备1300a和1300b可以具有固态硬盘(SSD)或存储卡的类型，并且通过接 口(诸如，下面将描述的连接接口1480)与系统100的其他组件可移除地组 合。存储设备1300a和1300b可以是应用标准协议(诸如，通用闪存(UFS)、 嵌入式多媒体卡(eMMC)、或者快速非易失性存储器(NVMe))的设备， 但不限于此。
图像捕获设备1410可以捕获静止图像或运动图像。图像捕获设备1410 可以包括相机、便携式摄像机和/或网络摄像头。
用户输入设备1420可以接收由系统1000的用户输入的各种类型的数据， 并且包括触摸板、小键盘、键盘、鼠标和/或麦克风。
传感器1430可以检测可从系统1000的外部获取的各种类型的物理量， 并且将检测到的物理量转换为电信号。传感器1430可以包括温度传感器、压 力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺 仪传感器。
通信设备1440可以根据各种通信协议在系统1000外部的其他设备之间 发送和接收信号。通信设备1440可以包括天线、收发器和/或调制解调器。
在一些实施例中，通信设备1440可以包括图1的发送器11。例如，通 信设备1140可以包括如下发送器11：该发送器11包括图2的用于对在系统 1000中生成的信号进行串行化的串行器100。
显示器1450和扬声器1460可以用作被配置为分别向系统1000的用户输 出视觉信息和听觉信息的输出设备。
供电设备1470可以适当地转换从嵌入在系统1000中的电池(未示出) 和/或外部电源供应的电力，并将转换后的电力供应给系统1000的每个组件。
连接接口1480可以提供系统1000与如下外部设备之间的连接：该外部 设备连接到系统1000并且能够向系统1000发送数据和从系统1000接收数 据。连接接口1480可以通过使用诸如以下各种接口方案来实现：高级技术附 件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接 口(SCSI)、串行连接SCSI(SAS)、外围组件互连(PCI)、快速PCI(PCIe)、 NVMe、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、 多媒体卡(MMC)接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接 口、以及紧凑型闪存(CF)卡接口。
图11示出了根据本公开的一些实施例的存储器1200a的框图。参照图1、 图2、图10和图11，包括图2的串行器100的发送器11可以被包括在诸如 存储器1200a的半导体存储器件中。
存储器1200a可以包括存储器控制器1210以及n个DRAM DRAM1至 DRAMn(n是自然数)。DRAM DRAM1至DRAMn可以通过信道(例如， 1221)与存储器1200a通信。存储器控制器1210以及DRAM DRAM1至 DRAMn可以包括具有图2的串行器100的发送器11。这样，可以提高存储 器1200a中的DRAM DRAM1至DRAMn之间的串行通信质量。例如，可以 防止从DRAMDRAM1至DRAMn中的每一者输出的数据信号的码间干扰。
根据本公开的一些实施例的多路复用器可以基于与第一脉冲的前一脉冲 对应的第二数据以及与第一脉冲对应的第一数据，预先调整与多路复用器的 输出端电连接的节点的电压电平。因此，可以提高输出信号的转变速度并且 可以减少码间干扰。
如本领域中传统的那样，可以根据执行所描述的一个或更多个功能的块 来描述和示出实施例。这些在本文中可称为单元或模块等的块由诸如以下模 拟和/或数字电路物理地实现：逻辑门、集成电路、微处理器、微控制器、存 储器电路、无源电子元件、有源电子元件、光学组件、硬连线电路等，并且 可以可选地由固件和/或软件驱动。例如，电路可以实现在一个或更多个半导 体芯片中，或者实现在诸如印刷电路板等的基板支撑件上。构成块的电路可 以由专用硬件来实现、或者由处理器(例如，一个或更多个被编程的微处理 器和相关联的电路)来实现、或者由执行块的一些功能的专用硬件和执行块 的其他功能的处理器的组合来实现。在不脱离本公开的范围的情况下，实施 例的每个块可以物理地分隔成两个或更多个交互且分立的块。同样地，在不 脱离本公开的范围的情况下，实施例的块可以物理地组合成更复杂的块。实 施例的一方面可以通过存储在非暂时性存储介质内并且由处理器执行的指令 来实现。
虽然已经参照本公开的实施例描述了本公开，但是对于本领域普通技术 人员显而易见的是，在不脱离如所附权利要求阐述的本公开的精神和范围的 情况下，可以对其进行各种改变和修改。

Claims (20)

1.一种多路复用器，所述多路复用器响应于第一脉冲至第四脉冲选择第一数据信号至第四数据信号之一，所述第一脉冲至所述第四脉冲分别对应于所述第一数据信号至所述第四数据信号并且顺序地切换，所述多路复用器包括：
NAND门，所述NAND门被配置为：响应于接收到所述第一数据信号、作为所述第四数据信号的互补信号的第四互补数据信号以及所述第一脉冲，来输出第一门控信号；
NOR门，所述NOR门被配置为：响应于接收到所述第一数据信号、所述第四互补数据信号以及与所述第一脉冲互补的第一互补脉冲，来输出第二门控信号；
第一晶体管，所述第一晶体管包括：被施加第一电源电压的第一端、接收所述第一门控信号的栅极、以及与所述多路复用器的输出端连接的第二端；以及
第二晶体管，所述第二晶体管包括：与所述多路复用器的输出端连接的第一端、接收所述第二门控信号的栅极、以及被施加接地电压的第二端，其中：
所述第一数据信号对应于所述第一脉冲的上升沿，并且
所述第四互补数据信号对应于所述第四脉冲的上升沿。
2.根据权利要求1所述的多路复用器，其中，所述NAND门包括：
第三晶体管，所述第三晶体管包括：被施加第二电源电压的第一端、被施加所述第一脉冲的栅极、以及与所述第一晶体管的栅极连接的第二端；
第四晶体管，所述第四晶体管包括：被施加第三电源电压的第一端、被施加所述第一数据信号的栅极、以及与所述第一晶体管的栅极连接的第二端；
第五晶体管，所述第五晶体管包括：与所述第一晶体管的栅极连接的第一端、被施加所述第一脉冲的栅极、以及与第一节点连接的第二端；
第六晶体管，所述第六晶体管包括：与所述第一节点连接的第一端、被施加所述第一数据信号的栅极、以及被施加所述接地电压的第二端；以及
第七晶体管，所述第七晶体管包括：与所述第一节点连接的第一端、被施加所述第四互补数据信号的栅极、以及被施加所述接地电压的第二端。
3.根据权利要求2所述的多路复用器，其中，所述NAND门还包括第八晶体管，所述第八晶体管包括：被施加第四电源电压的第一端、被施加所述第一数据信号的栅极、以及与所述第一节点连接的第二端。
4.根据权利要求3所述的多路复用器，其中，所述第七晶体管以NMOS晶体管实现，并且所述第八晶体管以PMOS晶体管实现。
5.根据权利要求1所述的多路复用器，其中，所述NOR门包括：
第三晶体管，所述第三晶体管包括：被施加第二电源电压的第一端、被施加所述第一数据信号的栅极、以及与第一节点连接的第二端；
第四晶体管，所述第四晶体管包括：与所述第一节点连接的第一端、被施加所述第一互补脉冲的栅极、以及与所述第二晶体管的栅极连接的第二端；
第五晶体管，所述第五晶体管包括：与所述第二晶体管的栅极连接的第一端、被施加所述第一互补脉冲的栅极、以及被施加所述接地电压的第二端；
第六晶体管，所述第六晶体管包括：与所述第二晶体管的栅极连接的第一端、被施加所述第一数据信号的栅极、以及被施加所述接地电压的第二端；以及
第七晶体管，所述第七晶体管包括：被施加第三电源电压的第一端、被施加所述第四互补数据信号的栅极、以及与所述第一节点连接的第二端。
6.根据权利要求5所述的多路复用器，其中，所述NOR门还包括第八晶体管，所述第八晶体管包括：与所述第一节点连接的第一端、被施加所述第一数据信号的栅极、以及被施加所述接地电压的第二端。
7.根据权利要求6所述的多路复用器，其中，所述第七晶体管以PMOS晶体管实现，并且所述第八晶体管以NMOS晶体管实现。
8.一种串行器，包括：
时钟多路复用器，所述时钟多路复用器被配置为：基于第一时钟至第四时钟生成第一脉冲至第四脉冲，其中，所述第一时钟至所述第四时钟彼此具有90度的相位差，并且所述第一脉冲至所述第四脉冲顺序地切换；以及
多路复用器，所述多路复用器被配置为：响应于所述第一脉冲至所述第四脉冲以及分别与所述第一脉冲至所述第四脉冲互补的第一互补脉冲至第四互补脉冲，输出基于第一数据信号至第四数据信号的输出信号，其中：
所述第一数据信号至所述第四数据信号分别对应于所述第一脉冲至所述第四脉冲，
所述多路复用器包括：
NAND门，所述NAND门被配置为：响应于接收到所述第一数据信号、与所述第四数据信号互补的第四互补数据信号和所述第一脉冲，来输出第一门控信号；和
NOR门，所述NOR门被配置为：响应于接收到所述第一数据信号、所述第四互补数据信号和与所述第一脉冲互补的第一互补脉冲，来输出第二门控信号，并且
所述输出信号的电平基于所述第一门控信号和所述第二门控信号。
9.根据权利要求8所述的串行器，其中：
所述NAND门包括第一晶体管，所述第一晶体管包括：被施加所述第一门控信号的第一端、被施加所述第一脉冲的栅极、以及与第一节点连接的第二端，并且
所述第一节点的电压电平响应于所述第四互补数据信号在所述第四脉冲的第一上升沿处具有第一逻辑值而下降。
10.根据权利要求9所述的串行器，其中：
在所述第四脉冲的所述第一上升沿之后的所述第一脉冲的第二上升沿处，响应于所述第一数据信号具有第二逻辑值，所述第一节点的电压被转移到所述第一晶体管的被施加了所述第一门控信号的所述第一端，并且
所述第一逻辑值与所述第二逻辑值不同。
11.根据权利要求9所述的串行器，其中，在所述第四脉冲的所述第一上升沿之后的所述第一脉冲的第二上升沿处，所述第一节点的电压电平响应于所述第一数据信号具有所述第一逻辑值而上升。
12.根据权利要求8所述的串行器，其中：
所述NOR门包括第一晶体管，所述第一晶体管包括：与第一节点连接的第一端、被施加所述第一互补脉冲的栅极、以及被施加所述第二门控信号的第二端，并且
所述第一节点的电压电平响应于所述第四互补数据信号在所述第四脉冲的第一上升沿处具有第一逻辑值而下降。
13.根据权利要求12所述的串行器，其中：
在所述第四脉冲的所述第一上升沿之后的所述第一脉冲的第二上升沿处，响应于所述第一数据信号具有第二逻辑值，所述第一节点的电压被转移到所述第一晶体管的被施加了所述第二门控信号的第二端，并且
所述第一逻辑值与所述第二逻辑值不同。
14.根据权利要求12所述的串行器，其中，在所述第四脉冲的所述第一上升沿之后的所述第一脉冲的第二上升沿处，所述第一节点的电压电平响应于所述第一数据信号具有所述第一逻辑值而下降。
15.一种串行器，包括：
时钟多路复用器，所述时钟多路复用器被配置为：基于第一时钟至第四时钟生成第一脉冲至第四脉冲，其中，所述第一时钟至所述第四时钟彼此具有90度的相位差，并且所述第一脉冲至所述第四脉冲顺序地切换；以及
多路复用器，所述多路复用器被配置为：响应于所述第一脉冲至所述第四脉冲以及分别与所述第一脉冲至所述第四脉冲互补的第一互补脉冲至第四互补脉冲，输出基于第一数据信号至第四数据信号的输出信号，其中：
所述第一数据信号至所述第四数据信号分别对应于所述第一脉冲至所述第四脉冲，
所述多路复用器包括：
NAND门，所述NAND门被配置为：响应于接收到所述第一数据信号、作为所述第四数据信号的互补信号的第四互补数据信号和所述第一脉冲，来输出第一门控信号；
NOR门，所述NOR门被配置为：响应于接收到所述第一数据信号、所述第四互补数据信号和与所述第一脉冲互补的第一互补脉冲，来输出第二门控信号；
第一晶体管，所述第一晶体管包括：被施加第一电源电压的第一端、接收所述第一门控信号的栅极、以及与所述多路复用器的输出端连接的第二端；和
第二晶体管，所述第二晶体管包括：与所述多路复用器的输出端连接的第一端、接收所述第二门控信号的栅极、以及被施加接地电压的第二端，
所述第一数据信号对应于所述第一脉冲的上升沿，并且
所述第四互补数据信号对应于所述第四脉冲的上升沿。
16.根据权利要求15所述的串行器，其中，所述NAND门包括：
第三晶体管，所述第三晶体管包括：被施加第二电源电压的第一端、被施加所述第一脉冲的栅极、以及与所述第一晶体管的栅极连接的第二端；
第四晶体管，所述第四晶体管包括：被施加第三电源电压的第一端、被施加所述第一数据信号的栅极、以及与所述第一晶体管的栅极连接的第二端；
第五晶体管，所述第五晶体管包括：与所述第一晶体管的栅极连接的第一端、被施加所述第一脉冲的栅极、以及与第一节点连接的第二端；
第六晶体管，所述第六晶体管包括：与所述第一节点连接的第一端、被施加所述第一数据信号的栅极、以及被施加所述接地电压的第二端；以及
第七晶体管，所述第七晶体管包括：与所述第一节点连接的第一端、被施加所述第四互补数据信号的栅极、以及被施加所述接地电压的第二端。
17.根据权利要求16所述的串行器，其中，所述NAND门还包括第八晶体管，所述第八晶体管包括：被施加第四电源电压的第一端、被施加所述第一数据信号的栅极、以及与所述第一节点连接的第二端。
18.根据权利要求15所述的串行器，其中，所述NOR门包括：
第三晶体管，所述第三晶体管包括：被施加第二电源电压的第一端、被施加所述第一数据信号的栅极、以及与第一节点连接的第二端；
第四晶体管，所述第四晶体管包括：与所述第一节点连接的第一端、被施加所述第一互补脉冲的栅极、以及与所述第二晶体管的栅极连接的第二端；
第五晶体管，所述第五晶体管包括：与所述第二晶体管的栅极连接的第一端、被施加所述第一互补脉冲的栅极、以及被施加所述接地电压的第二端；
第六晶体管，所述第六晶体管包括：与所述第二晶体管的栅极连接的第一端、被施加所述第一数据信号的栅极、以及被施加所述接地电压的第二端；以及
第七晶体管，所述第七晶体管包括：被施加第三电源电压的第一端、被施加所述第四互补数据信号的栅极、以及与所述第一节点连接的第二端。
19.根据权利要求18所述的串行器，其中，所述NOR门还包括第八晶体管，所述第八晶体管包括：与所述第一节点连接的第一端、被施加所述第一数据信号的栅极、以及被施加所述接地电压的第二端。
20.根据权利要求15所述的串行器，其中：
所述NAND门包括第三晶体管，所述第三晶体管包括：被施加所述第一门控信号的第一端、被施加所述第一脉冲的栅极、以及与第一节点连接的第二端，
所述NOR门包括第四晶体管，所述第四晶体管包括：与第二节点连接的第一端、被施加所述第一互补脉冲的栅极、以及被施加所述第二门控信号的第二端，并且
响应于所述第四互补数据信号在所述第四脉冲的第一上升沿处具有第一逻辑值，所述第一节点的电压电平下降并且所述第二节点的电压电平上升。
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