KR20240051781A - 클럭 신호를 복원하는 수신 장치 및 이의 동작 방법 - Google Patents

Abstract

전술한 바와 같은 과제를 실현하기 위한 본 개시의 일 실시예에 따른 수신 장치가 개시된다. 상기 수신 장치는, 서로 다른 신호 레벨을 갖는 복수의 멀티 레벨 신호 간의 레벨 차이를 기초로 복수의 차동신호를 생성하는 차동신호 생성 회로, 상기 복수의 차동신호 중 어느 하나의 천이가 일어나는 시점에 대응하는 펄스를 기초로 클럭 신호를 생성하는 펄스 생성 회로 및 상기 클럭 신호를 기초로, 단위 구간에서 제1 클럭 에지를 검출하고, 상기 단위 구간 중 미리 설정된 마스킹 구간에 포함된 제2 클럭 에지를 마스킹함으로써 복원 클럭 신호를 생성하는 클럭 신호 복원 회로를 포함하는 것을 특징으로 한다.

Description

클럭 신호를 복원하는 수신 장치 및 이의 동작 방법{RECEIVING DEVICE FOR RECOVERING CLOCK SIGNAL AND METHOD THEREOF}

본 개시는 수신 장치에 관한 것으로서, 구체적으로는 고속 통신 인터페이스에서 클럭 신호를 복원하는 수신 장치 및 이의 동작 방법에 관한 것이다.

하나의 전자 장치 내의 서로 다른 구성요소들은 인터페이스를 통해 신호를 송수신한다. 예를 들어 모바일 장치인 경우, USB, Thunderbolt,ethernet, MIPI(Mobile Industry Processor Interface), HDMI, DisplayPort, 시리얼ATA(SATA), LVDS(Low-Voltage Differential Signaling) 등 다양한 방식에 따라 통신할 수 있다. 이때, 각 구성요소가 주고받는 데이터 신호는 클럭 신호를 포함할 수 있다. 이 경우 신호를 수신하는 구성요소는 데이터 신호에 임베디드된 클럭 신호를 복원하는 동작을 수행한다.

디지털 방식으로 클럭 신호를 복원하는 작업은 다음과 같이 수행된다. 저속으로 진행되는 구간인 프리앰블 구간에서 클럭 신호를 카운트하여, 신호의 단위 구간 파악을 수행한다. 카운트된 정보를 기초로 단위 구간과 마스킹 구간을 검출하고, 마스킹 구간의 클럭 에지를 소거하여 클럭 신호를 복원한다.

이때 프리앰블 구간에서 설정된 단위 구간을 데이터 구간에서 그대로 이용하게 되므로, 복원 클럭 신호의 정확도가 클럭 신호 카운터에 높게 의존될 수 있다. 또한 프리앰블 구간이 짧아지면 정확도가 저하될 우려가 있다. 이에 따라 고속 통신에서도 정확한 클럭 신호를 복원하는 기술이 요구된다.

대한민국 공개특허공보 제10-2017-0008077호 (2017.01.23)

본 개시는 전술한 배경기술에 대응하여 안출된 것으로, 멀티 레벨 신호를 사용하는 인터페이스에서 단위 구간 내 복수의 천이가 발생하는 경우 아날로그 방식으로 단위 구간 내 가비지(garbage) 클럭 에지를 마스킹함으로써 클럭 신호를 복원하는 수신 장치 및 이의 동작 방법에 관한 것이다.

다만, 본 개시에서 해결하고자 하는 과제는 이상에서 언급된 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재를 근거로 명확하게 이해될 수 있을 것이다.

전술한 바와 같은 과제를 실현하기 위한 본 개시의 일 실시예에 따른 수신 장치가 개시된다. 상기 수신 장치는, 서로 다른 신호 레벨을 갖는 복수의 멀티 레벨 신호 간의 레벨 차이를 기초로 복수의 차동신호를 생성하는 차동신호 생성 회로, 상기 복수의 차동신호 중 어느 하나의 천이가 일어나는 시점에 대응하는 펄스를 기초로 클럭 신호를 생성하는 펄스 생성 회로 및 상기 클럭 신호를 기초로, 단위 구간에서 제1 클럭 에지를 검출하고, 상기 단위 구간 중 미리 설정된 마스킹 구간에 포함된 제2 클럭 에지를 마스킹함으로써 복원 클럭 신호를 생성하는 클럭 신호 복원 회로를 포함하는 것을 특징으로 한다.

대안적으로, 상기 클럭 신호 복원 회로는, 상기 클럭 신호를 기초로, 상기 클럭 신호가 미리 설정된 딜레이 시간만큼 딜레이된 딜레이 클럭 신호를 출력하는 버퍼 회로, 상기 클럭 신호 및 상기 딜레이 클럭 신호를 수신하는 래치 회로 및 상기 복원 클럭 신호의 듀티비를 결정하는 차지 펌프를 포함할 수 있다.

대안적으로, 상기 래치 회로 및 상기 버퍼 회로는 제1 피드백 루프를 형성하고, 상기 래치 회로, 상기 차지 펌프 및 상기 버퍼 회로는 제2 피드백 루프를 형성할 수 있다.

대안적으로, 상기 제1 피드백 루프 및 상기 제2 피드백 루프는, 상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 도달할 때까지 반복하여 동작할 수 있다.

대안적으로, 상기 버퍼 회로는, 복수의 입력 단자 각각에 제2 노드 및 제4 노드가 연결되고, 출력 단자에 상기 딜레이 클럭 신호가 출력되는 제1 노드가 연결되고, 상기 래치 회로는, 복수의 입력 단자 각각에 상기 제1 노드 및 상기 클럭 신호가 출력되는 제5 노드가 연결되고, 출력 단자에 상기 제2 노드가 연결되고, 상기 차지 펌프는, 입력 단자에 제3 노드가 연결되고, 출력 단자에 상기 제4 노드가 연결되고, 상기 클럭 신호 복원 회로는, 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제1 인버터, 상기 제3 노드와 상기 복원 클럭 신호가 출력되는 출력 노드 사이에 연결되는 제2 인버터 및 상기 제4 노드와 접지 노드 사이에 연결되는 커패시터를 더 포함할 수 있다.

대안적으로, 프리앰블 구간에서, 상기 제4 노드에서 출력되는 제4 신호가 미리 설정된 범위에 속함에 대응하여 상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 도달할 수 있다.

대안적으로, 상기 프리앰블 구간 이후의 데이터 구간에서, 상기 마스킹 구간에 포함된 상기 제2 클럭 에지가 마스킹됨으로써 상기 복원 클럭 신호가 생성될 수 있다.

대안적으로, 상기 차지 펌프는, 제1 제어 신호를 기초로 풀업 전류를 제어하는 적어도 하나의 풀업 전류원 및 제2 제어 신호를 기초로 풀다운 전류를 제어하는 적어도 하나의 풀다운 전류원을 포함하고, 상기 듀티비는 상기 풀업 전류와 상기 풀다운 전류의 크기비에 따라 결정될 수 있다.

대안적으로, 상기 풀업 전류와 상기 풀다운 전류의 크기가 동일한 경우, 상기 복원 클럭 신호의 듀티비는 50%일 수 있다.

대안적으로, 상기 차지 펌프는 상기 버퍼 회로의 상기 딜레이 시간을 설정하고, 상기 버퍼 회로는 상기 딜레이 시간에 기초하여 상기 래치 회로의 마스킹 구간을 설정하고, 상기 래치 회로는 상기 마스킹 구간에 기초하여 상기 제2 클럭 에지를 마스킹할 수 있다.

대안적으로, 상기 복수의 차동신호 및 상기 복원 클럭 신호를 기초로 상기 복수의 멀티 레벨 신호로부터 데이터 신호를 추출하는 데이터 복원 회로를 더 포함할 수 있다.

전술한 바와 같은 과제를 실현하기 위한 본 개시의 일 실시예에 따른 수신 장치에 의해 수행되는 클럭 신호 복원 방법이 개시된다. 상기 방법은, 복수의 멀티 레벨 신호를 기초로 생성된 복수의 차동신호 중 어느 하나의 천이가 일어나는 시점에 대응하는 펄스를 기초로 클럭 신호를 생성하는 단계 및 상기 클럭 신호를 기초로, 단위 구간에서 제1 클럭 에지를 검출하고, 상기 단위 구간 중 미리 설정된 마스킹 구간에 포함된 제2 클럭 에지를 마스킹함으로써 복원 클럭 신호를 생성하는 단계를 포함하고, 상기 복원 클럭 신호를 생성하는 단계는, 프리앰블 구간에서 상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 도달하고, 상기 프리앰블 구간 이후의 데이터 구간에서 상기 제2 클럭 에지가 마스킹됨으로써 상기 복원 클럭 신호가 생성되는 것을 특징으로 한다.

대안적으로, 상기 복원 클럭 신호를 생성하는 단계는, 상기 복원 클럭 신호의 듀티비에 기초하여 상기 딜레이 시간을 설정하는 단계, 상기 딜레이 시간에 기초하여 상기 마스킹 구간을 설정하는 단계 및 상기 마스킹 구간에 포함된 상기 제2 클럭 에지를 마스킹하는 단계를 포함할 수 있다.

대안적으로, 상기 딜레이 시간을 설정하는 단계는, 상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 수렴하는 단계를 포함할 수 있다.

대안적으로, 상기 수신 장치는, 풀업 전류원과 풀다운 전류원을 포함하고, 상기 딜레이 시간을 설정하는 단계는, 풀업 전류와 풀다운 전류의 크기비에 따라 상기 복원 클럭 신호의 듀티비 또는 상기 딜레이 시간을 설정하는 단계를 포함할 수 있다.

본 개시의 실시예에 따르면, 피드백 루프를 통해 아날로그 방식으로 클럭 신호를 복원하므로, 데이터 구간에서도 단위 구간, 마스킹 구간을 설정, 보상하고 마스킹을 수행함에 따라 속도가 빠른 데이터 구간에서도 연속적(continuous), 적응적(adaptive)으로 클럭 신호를 복원할 수 있다.

도 1은 본 개시의 일 실시예에 따른 신호 송수신 시스템을 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 수신 장치를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 수신 장치의 동작을 나타내는 예시도이다.
도 4는 본 개시의 일 실시예에 따른 클럭 신호 복원 회로를 나타내는 회로도이다.
도 5는 본 개시의 일 실시예에 따른 프리앰블 구간에서의 신호를 나타내는 타이밍도이다.
도 6은 본 개시의 일 실시예에 따른 데이터 구간에서의 신호를 나타내는 타이밍도이다.
도 7은 본 개시의 일 실시예에 따른 차지 펌프를 나타내는 회로도이다.
도 8은 본 개시의 일 실시예에 따른 수신 장치의 클럭 신호 복원 방법을 나타내는 흐름도이다.

아래에서는 첨부한 도면을 참조하여 본 개시의 기술 분야에서 통상의 지식을 가진 자(이하, 당업자)가 용이하게 실시할 수 있도록 본 개시의 실시예가 상세히 설명된다. 본 개시에서 제시된 실시예들은 당업자가 본 개시의 내용을 이용하거나 또는 실시할 수 있도록 제공된다. 따라서, 본 개시의 실시예들에 대한 다양한 변형들은 당업자에게 명백할 것이다. 즉, 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며, 이하의 실시예에 한정되지 않는다.

본 개시의 명세서 전체에 걸쳐 동일하거나 유사한 도면 부호는 동일하거나 유사한 구성요소를 지칭한다. 또한, 본 개시를 명확하게 설명하기 위해서, 도면에서 본 개시에 대한 설명과 관계없는 부분의 도면 부호는 생략될 수 있다.

본 개시에서 사용되는 "또는" 이라는 용어는 배타적 "또는" 이 아니라 내포적 "또는" 을 의미하는 것으로 의도된다. 즉, 본 개시에서 달리 특정되지 않거나 문맥상 그 의미가 명확하지 않은 경우, "X는 A 또는 B를 이용한다"는 자연적인 내포적 치환 중 하나를 의미하는 것으로 이해되어야 한다. 예를 들어, 본 개시에서 달리 특정되지 않거나 문맥상 그 의미가 명확하지 않은 경우, "X는 A 또는 B를 이용한다" 는 X가 A를 이용하거나, X가 B를 이용하거나, 혹은 X가 A 및 B 모두를 이용하는 경우 중 어느 하나로 해석될 수 있다.

본 개시에서 사용되는 "A 또는 B 중 적어도 하나" 라는 용어는 A, B, 그리고 A와 B의 조합을 모두 칭하는 것으로 해석되어야 한다.

본 개시에서 사용되는 "및/또는" 이라는 용어는 열거된 관련 개념들 중 하나 이상의 개념의 가능한 모든 조합을 지칭하고 포함하는 것으로 이해되어야 한다.

본 개시에서 사용되는 "포함한다" 및/또는 "포함하는" 이라는 용어는, 특정 특징 및/또는 구성요소가 존재함을 의미하는 것으로 이해되어야 한다. 다만, "포함한다" 및/또는 "포함하는" 이라는 용어는, 하나 이상의 다른 특징, 다른 구성요소 및/또는 이들에 대한 조합의 존재 또는 추가를 배제하지 않는 것으로 이해되어야 한다.

본 개시에서 달리 특정되지 않거나 단수 형태를 지시하는 것으로 문맥상 명확하지 않은 경우에, 단수는 일반적으로 "하나 또는 그 이상" 을 포함할 수 있는 것으로 해석되어야 한다.

본 개시에서 사용되는 "제 N(N은 자연수)" 이라는 용어는 본 개시의 구성요소들을 기능적 관점, 구조적 관점, 혹은 설명의 편의 등 소정의 기준에 따라 상호 구별하기 위해 사용되는 표현으로 이해될 수 있다. 예를 들어, 본 개시에서 서로 다른 기능적 역할을 수행하는 구성요소들은 제 1 구성요소 혹은 제 2 구성요소로 구별될 수 있다. 다만, 본 개시의 기술적 사상 내에서 실질적으로 동일하나 설명의 편의를 위해 구분되어야 하는 구성요소들도 제 1 구성요소 혹은 제 2 구성요소로 구별될 수도 있다.

한편, 본 개시에서 사용되는 용어 "모듈(module)", 또는 "부(unit)" 는 컴퓨터 관련 엔티티(entity), 펌웨어(firmware), 소프트웨어(software) 혹은 그 일부, 하드웨어(hardware) 혹은 그 일부, 소프트웨어와 하드웨어의 조합 등과 같은 자원을 처리하는 독립적인 기능 단위를 지칭하는 용어로 이해될 수 있다. 이때, "모듈" 또는 "부"는 단일 요소로 구성된 단위일 수도 있고, 복수의 요소들의 조합 혹은 집합으로 표현되는 단위일 수도 있다. 예를 들어, 협의의 개념으로서 "모듈" 또는 "부"는 장치의 하드웨어 요소 또는 그 집합, 소프트웨어의 특정 기능을 수행하는 응용 프로그램, 소프트웨어 실행을 통해 구현되는 처리 과정(procedure), 또는 프로그램 실행을 위한 명령어 집합 등을 지칭할 수 있다. 또한, 광의의 개념으로서 "모듈" 또는 "부"는 장치 그 자체, 또는 장치에서 실행되는 프로그램 그 자체 등을 지칭할 수 있다. 다만, 상술한 개념은 하나의 예시일 뿐이므로, "모듈" 또는 "부"의 개념은 본 개시의 내용을 기초로 당업자가 이해 가능한 범주에서 다양하게 정의될 수 있다.

본 개시에서 사용되는 "연결" 이라는 용어는, 구성들이 "직접적으로 연결" 되어 있는 경우 뿐만 아니라, 그 중간에 다른 구성요소가 "존재" 하는 경우와, 그 중간에 다른 구성을 사이에 두고 "전기적으로 연결" 되어 있는 경우도 포함하는 것으로 해석되어야 한다.

전술한 용어의 설명은 본 개시의 이해를 돕기 위한 것이다. 따라서, 전술한 용어를 본 개시의 내용을 한정하는 사항으로 명시적으로 기재하지 않은 경우, 본 개시의 내용을 기술적 사상을 한정하는 의미로 사용하는 것이 아님을 주의해야 한다.

도 1은 본 개시의 일 실시예에 따른 신호 송수신 시스템을 나타내는 블록도이다.

도 1을 참조하면, 신호 송수신 시스템(10)은 수신 장치(100) 및 송신 장치(200)를 포함할 수 있다.

송신 장치(200)는 복수의 신호 라인들을 통해 수신 장치(100)로 신호를 송신할 수 있다. 복수의 신호 라인들은 하나의 레인을 형성할 수 있다. 이때 복수의 신호 라인들을 통해 전송되는 신호는 서로 다른 신호 레벨을 갖는 멀티 레벨 신호일 수 있다. 멀티 레벨 신호는 서로 연관성을 가지며 천이할 수 있다.

이때 멀티 레벨 신호는 임베디드 방식으로 전송될 수 있다. 즉 멀티 레벨 신호는 데이터 신호와 클럭 신호를 포함할 수 있으며, 수신 장치(100)는 멀티 레벨 신호로부터 데이터 신호와 클럭 신호를 분리하는 복원 동작을 수행할 수 있다.

수신 장치(100) 및 송신 장치(200)는 다양한 통신 프로토콜에 따라 신호들을 송수신할 수 있다. 예를 들어 수신 장치(100) 및 송신 장치(200)는 MIPI(Mobile Industry Processor Interface) C-PHY 인터페이스에 따라 멀티 레벨 신호를 송수신할 수 있다.

멀티 레벨 신호에 포함된 클럭 신호의 단위 구간(unit interval, UI)을 검출할 수 있도록, 송신 장치(200)는 프리앰블 구간에서 신호를 수신 장치(100)로 전송할 수 있다. 즉 송신 장치(200)는 데이터가 포함된 신호를 전송하기 이전에, 수신 장치(100)가 단위 구간을 검출 가능하도록 데이터를 포함하지 않는 신호를 수신 장치(100)로 전송할 수 있다. 이와 같이 프리앰블 구간은 클럭 신호의 설정을 위한 초기 통신 구간을 지칭할 수 있다.

프리앰블 구간 이후 데이터 구간에서 송신 장치(200)는 데이터를 포함하는 신호를 수신 장치(100)로 전송할 수 있다.

수신 장치(100)는 송신 장치(200)로부터 수신한 멀티 레벨 신호를 기초로 멀티 레벨 신호에 포함된 클럭을 복원할 수 있다. 이때 수신 장치(100)는 클럭 단위 구간 내에 하나의 클럭 신호가 존재하도록 클럭 에지를 마스킹하는 동작을 수행할 수 있다. 구체적으로 수신 장치(100)는 멀티 레벨 신호를 기초로 클럭 신호를 생성하고, 클럭 신호의 단위 구간 내에 하나의 클럭 에지를 제외한 나머지 클럭 에지를 마스킹할 수 있다. 이를 통해 수신 장치(100)는 복원 클럭 신호를 생성할 수 있다.

한편, 클럭 신호 복원은 디지털 방식으로 수행될 수 있다. 디지털 방식은 프리앰블 구간에서 클럭 신호를 카운트하여, 카운트 된 정보를 기초로 단위 구간을 검출하는 것을 의미한다. 이때 프리앰블 구간에서 설정된 단위 구간을 데이터 구간에서 그대로 이용하게 되므로, 복원 클럭 신호의 정확도가 클럭 신호 카운터에 높게 의존될 수 있다. 또한 프리앰블 구간이 짧아지면 정확도가 저하될 우려가 있다. 그리고 디지털 방식은 해상도(resolution)의 한계가 있어 빠른 속도의 클럭 신호에 적용되기 어렵다.

이에 비해 본 개시는 아날로그 방식으로 클럭 신호를 복원하므로 짧은 프리앰블 구간에서도 단위 구간을 높은 정확도로 검출할 수 있다. 또한 프리앰블 구간과 데이터 구간에서 데이터 속도가 달라지는 변화에도 연속적(continuous), 적응적(adaptive)으로 클럭 복원을 수행할 수 있다. 아날로그 방식으로 수신 장치(100)가 복원 클럭 신호를 생성하는 구체적인 방식은 도 2 내지 도 8을 통해 후술한다.

한편 예시적으로 송신 장치(200)는 어플리케이션 프로세서(AP)이고, 수신 장치(100)는 디스플레이 장치일 수 있다. 또는 송신 장치(200)는 이미지 센서이고, 수신 장치(100)는 어플리케이션 프로세서(AP)일 수 있으나 이에 제한되는 것은 아니다.

도 2는 본 개시의 일 실시예에 따른 수신 장치를 나타내는 블록도이고, 도 3은 본 개시의 일 실시예에 따른 수신 장치의 동작을 나타내는 예시도이다.

도 2 및 도 3을 함께 참조하면, 수신 장치(100)는 차동신호 생성 회로(110), 펄스 생성 회로(120), 클럭 신호 복원 회로(130) 및 데이터 복원 회로(140)를 포함할 수 있다.

차동신호 생성 회로(110)는 복수의 단자들을 통해 멀티 레벨 신호(A, B, C)를 수신할 수 있다. 차동신호 생성 회로(110)는 각 단자로부터 수신한 멀티 레벨 신호(A, B, C)의 차동신호(AB, BC, CA)를 생성할 수 있다. 도 2에서 차동신호 생성 회로(110)는 3개의 단자를 통해 멀티 레벨 신호(A, B, C)를 수신하고, 이를 기초로 3개의 차동신호(AB, BC, CA)를 생성하는 것으로 도시되었으나 개수는 이에 제한되지 않는다.

펄스 생성 회로(120)는 차동신호(AB, BC, CA)의 신호 레벨이 변경될 때마다 펄스를 생성할 수 있다. 이는 곧 복수의 차동신호(AB, BC, CA) 중 어느 하나의 천이가 일어나는 시점에 펄스가 생성되는 것을 의미할 수 있다. 본 명세서에서 펄스는 클럭 에지를 의미할 수 있다.

도 3을 참조하면, 펄스 생성 회로(120)가 생성하는 펄스는 A 신호, B 신호 및 C 신호 중 어느 하나의 천이가 일어나는 시점에 대응될 수 있다. 이때, 3개의 멀티 레벨 신호(A, B, C)의 천이 시점에 차이가 발생함에 따라, 제1 시점(t1) 및 제2 시점(t2)에 2개의 펄스가 생성될 수 있다.

클럭 신호 복원 회로(130)는 단위 구간 내에 하나의 펄스, 즉 하나의 클럭 에지만이 존재하도록, 단위 구간 내에 특정 펄스를 마스킹할 수 있다. 클럭 신호 복원 회로(130)는 단위 구간 내 복수의 클럭 에지를 포함하는 클럭 신호(CLK)를 수신하여, 특정 클럭 에지를 마스킹함으로써 복원 클럭 신호(rCLK)를 생성할 수 있다. 즉 클럭 신호 복원 회로(130)는 단위 구간에서 제1 클럭 에지를 검출하고, 단위 구간 중 미리 설정된 마스킹 구간에 포함된 제2 클럭 에지를 마스킹함으로써 복원 클럭 신호(rCLK)를 생성할 수 있다.

클럭 신호 복원 회로(130)는 전송 프로토콜에 따라 제1 클럭 에지 검출 이후 제2 클럭 에지를 마스킹할 시간을 결정할 수 있다. 예시적으로 마스킹 구간은 0.35UI 내지 0.6UI 일 수 있다.

데이터 복원 회로(140)는 차동신호(AB, BC, CA) 및 복원 클럭 신호(rCLK)를 기초로 데이터 신호(D1, D2, D3)를 생성할 수 있다.

수신 장치(100)는 전술한 구성들 이외에 도시되지 않은 다른 구성, 예를 들어 논리 소자, 신호 처리 회로 등을 더 포함할 수 있다.

도 4는 본 개시의 일 실시예에 따른 클럭 신호 복원 회로를 나타내는 회로도이고, 도 5는 본 개시의 일 실시예에 따른 프리앰블 구간에서의 신호를 나타내는 타이밍도이고, 도 6은 본 개시의 일 실시예에 따른 데이터 구간에서의 신호를 나타내는 타이밍도이다.

도 4를 참조하면, 클럭 신호 복원 회로(130)는 래치 회로(131), 버퍼 회로(132), 차지 펌프(133) 및 복수의 인버터와 커패시터를 포함할 수 있다.

래치 회로(131)는 복수의 입력 단자를 갖고, 각각의 입력 단자에 제1 노드(N1) 및 제5 노드(N5)가 연결될 수 있다. 그리고 출력 단자에 제2 노드(N2)가 연결될 수 있다. 래치 회로(131)는 SR 래치 회로로 구성될 수 있다. 제1 노드(N1)를 통해 딜레이된 클럭 신호인 제1 신호(S1)를 수신하고, 제5 노드(N5)를 통해 클럭 신호(CLK)를 수신할 수 있다. 제1 신호에 의해 마스킹 구간이 결정되므로, 래치 회로는 클럭 신호를 제1 신호에 따라 마스킹할 수 있다.

버퍼 회로(132)는 복수의 입력 단자를 갖고, 각각의 입력 단자에 제2 노드(N2) 및 제4 노드(N4)가 연결되고, 출력 단자에 제1 노드(N1)가 연결될 수 있다. 버퍼 회로(132)는 전압 신호에 의해 제어되는 딜레이 버퍼로 구성될 수 있다. 버퍼 회로는 차지 펌프에서 출력되는 제4 신호에 따라 클럭 신호를 지연시킬 수 있다. 버퍼 회로는 제1 신호를 통해 래치 회로의 마스킹 구간을 설정할 수 있다.

래치 회로(131) 및 버퍼 회로(132)는 제1 피드백 루프를 형성할 수 있다. 제1 피드백 루프는 복원 클럭 신호(rCLK)의 듀티비가 미리 설정된 값에 도달할 때까지 반복하여 동작할 수 있다.

차지 펌프(133)는 입력 단자에 제3 노드(N3)가 연결되고, 출력 단자에 상기 제4 노드(N4)가 연결될 수 있다. 차지 펌프(133)의 예시적인 구성은 도 7을 통해 후술한다. 차지 펌프는 듀티비를 결정하는 지연 시간 정보(td)를 포함하는 제4 신호를 생성할 수 있다. 즉 차지 펌프는 제4 신호를 통해 버퍼 회로의 지연 정도를 제어할 수 있다.

제1 인버터는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고, 제2 신호(S2)를 반전시켜 제3 신호(S3)를 출력할 수 있다. 제2 인버터는 제3 노드(N3)와 복원 클럭 신호(rCLK)가 출력되는 출력 노드(N6) 사이에 연결되고, 제3 신호(S3)를 반전시켜 복원 클럭 신호(rCLK)를 출력할 수 있다. 커패시터는 제4 노드(N4)와 접지 노드 사이에 연결될 수 있다.

래치 회로(131), 차지 펌프(133) 및 버퍼 회로(132)는 제2 피드백 루프를 형성할 수 있다. 제2 피드백 루프는 복원 클럭 신호(rCLK)의 듀티비가 미리 설정된 값에 도달할 때까지 반복하여 동작할 수 있다.

제1 피드백 루프 및 제2 피드백 루프를 거치며 클럭 신호 복원 회로(130)는 클럭 신호(CLK)로부터 가비지(garbage) 클럭 에지가 마스킹된 복원 클럭 신호(rCLK)를 생성할 수 있다.

즉, 차지 펌프는 버퍼 회로의 딜레이 시간을 설정하고, 버퍼 회로는 딜레이 시간에 기초하여 래치 회로의 마스킹 구간을 설정할 수 있다. 그리고 래치 회로는 마스킹 구간에 기초하여 가비지 클럭 에지를 마스킹할 수 있다.

본 개시의 실시예에 따르면, 클럭 신호 복원 회로(130)는 프리앰블 구간에서 측정된 단위 구간을 데이터 구간에 고정적으로 적용시키는 것이 아니라, 데이터 구간에서도 단위 구간, 마스킹 구간을 설정, 보상하고 마스킹을 수행할 수 있다. 따라서 속도가 빠른 데이터 구간에서도 정확도 높게 클럭 신호를 복원할 수 있다.

도 5를 참조하면, 프리앰블 구간에서 차지 펌프는 복원 클럭 신호(rCLK)의 듀티비에 대응되는 전압 레벨을 갖는 제4 신호(S4)를 출력할 수 있다. 즉 차지 펌프에서 출력되는 제4 신호는 듀티비를 결정하는 지연 시간 정보(td)를 포함할 수 있다. 듀티비 설정에 따라 제4 신호의 전압 레벨이 조정될 수 있고, 이에 따라 지연 시간 정보(td)가 결정될 수 있다. 제4 신호의 전압 레벨은 후술하는 차지 펌프 구조에 따라, 차지 펌프의 풀업 전류 크기와 풀다운 전류 크기 비에 따라 결정될 수 있다.

버퍼 회로는 차지 펌프에서 출력되는 제4 신호에 따라, 제2 신호를 지연시킴으로써 제1 신호를 생성할 수 있다. 버퍼 회로는 제4 신호에 포함된 지연 시간 정보(td)를 기초로, 제2 신호를 지연시킬 수 있다.

제2 피드백 루프가 반복 수행됨에 따라, 제4 신호의 전압 레벨은 미리 설정된 듀티비에 대응되는 전압 레벨로 수렴할 수 있다. 즉 지연 시간 정보(td)가 듀티비에 대응되어 수렴할 수 있다. 예를 들어 듀티비가 50%인 경우, 지연 시간 정보(td)는 0.5UI로 수렴할 수 있다.

프리앰블 구간에서 제1 피드백 루프 및 제2 피드백 루프가 동작하면서 제4 신호(S4)가 특정 범위로 수렴하고, 복원 클럭 신호(rCLK)의 듀티비가 미리 설정된 값으로 수렴할 수 있다. 수렴 이후 클럭 신호(CLK)에서 가비지 클럭 에지가 마스킹될 수 있다.

도 6을 참조하면, 데이터 구간에서 차지 펌프는 수렴된 전압 레벨을 갖는 제4 신호를 출력할 수 있다. 수렴된 듀티비에 따라 지연 시간 정보(td) 역시 수렴될 수 있다. 버퍼 회로는 제4 신호에 기초하여 마스킹 여부를 결정하는 제1 신호를 생성할 수 있다. 래치 회로는 제1 신호에 기초하여 마스킹 구간에 포함된 가비지 클럭 에지를 마스킹할 수 있다.

도 7은 본 개시의 일 실시예에 따른 차지 펌프를 나타내는 회로도이다.

도 7을 참조하면, 차지 펌프(133)는 전압원, 복수의 풀업 전류원(I1), 복수의 풀다운 전류원(I2), 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 복수의 스위치들을 포함할 수 있다.

복수의 풀업 전류원(I1)은 복수의 스위치들을 통해 전압원과 연결될 수 있다. 복수의 풀다운 전류원(I2)은 복수의 스위치들을 통해 접지 노드와 연결될 수 있다. 복수의 풀업 전류원(I1) 및 복수의 풀다운 전류원(I2) 사이에 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 직렬연결 될 수 있다. 제1 트랜지스터(T1)는 PMOS, 제2 트랜지스터(T2)는 NMOS로 구성될 수 있다. 제1 트랜지스터(T1)의 게이트 단자와 제2 트랜지스터(T2)의 게이트 단자에 제3 노드(N3)가 연결되고, 제1 트랜지스터(T1)의 드레인 단자와 제2 트랜지스터(T2)의 드레인 단자에 제4 노드(N4)가 연결될 수 있다.

차지 펌프(133)는 제1 제어 신호(ctrl1) 및 제2 제어 신호(ctrl2)를 기초로 풀업 전류와 풀다운 전류의 비율을 조절함에 따라 복원 클럭 신호(rCLK)의 듀티비를 제어할 수 있다. 제1 제어 신호(ctrl1)에 의해 풀업 전류가 제어될 수 있고, 제2 제어 신호(ctrl2)에 의해 풀다운 전류가 제어될 수 있다.

예시적으로, 풀업 전류의 크기가 풀다운 전류의 크기보다 큰 경우, 제4 신호(S4)가 보다 높은 전압 레벨에서 수렴될 수 있다. 이 경우 듀티비는 50%보다 클 수 있다. 예시적으로, 풀업 전류의 크기가 풀다운 전류의 크기보다 작은 경우, 제4 신호(S4)가 보다 낮은 전압 레벨에서 수렴될 수 있다. 이 경우 듀티비는 50%보다 작을 수 있다.

도 8은 본 개시의 일 실시예에 따른 수신 장치의 클럭 신호 복원 방법을 나타내는 흐름도이다.

도 4 및 도 7, 도 8을 함께 참조하면, 수신 장치(도 2의 100)는 복수의 멀티 레벨 신호를 기초로 생성된 복수의 차동신호 중 어느 하나의 천이가 일어나는 시점에 대응하는 펄스를 기초로 클럭 신호(CLK)를 생성할 수 있다(S110). 예시적으로 수신 장치(100)는 클럭 신호(CLK)를 기초로, 딜레이 클럭 신호를 출력하는 버퍼 회로(132), 클럭 신호(CLK) 및 딜레이 클럭 신호를 수신하는 래치 회로(131) 및 복원 클럭 신호(rCLK)의 듀티비를 결정하는 차지 펌프(133)를 포함할 수 있다. 딜레이 클럭 신호는 도 4의 제1 신호(S1)를 지칭할 수 있다.

이때 래치 회로(131) 및 버퍼 회로(132)는 제1 피드백 루프를 형성하고, 래치 회로(131), 차지 펌프(133) 및 버퍼 회로(132)는 제2 피드백 루프를 형성할 수 있다. 차지 펌프(133)는, 제1 제어 신호(ctrl1)를 기초로 풀업 전류를 제어하는 적어도 하나의 풀업 전류원(I1) 및 제2 제어 신호(ctrl2)를 기초로 풀다운 전류를 제어하는 적어도 하나의 풀다운 전류원(I2)을 포함할 수 있다. 이때 듀티비는 풀업 전류와 풀다운 전류의 크기비에 따라 결정될 수 있다.

수신 장치(100)는 클럭 신호(CLK)를 기초로, 단위 구간에서 제1 클럭 에지를 검출하고, 단위 구간 중 미리 설정된 마스킹 구간에 포함된 제2 클럭 에지를 마스킹함으로써 복원 클럭 신호(rCLK)를 생성할 수 있다(S120). 이때, 수신 장치(100)는 프리앰블 구간에서 복원 클럭 신호(rCLK)의 듀티비가 미리 설정된 값에 도달하면, 데이터 구간에서 제2 클럭 에지를 마스킹할 수 있다. 제1 피드백 루프 및 제2 피드백 루프가 동작하며 복원 클럭 신호(rCLK)의 듀티비가 미리 설정된 값에 도달할 수 있다.

구체적으로 수신 장치는 복원 클럭 신호를 생성하기 위해 복원 클럭 신호의 듀티비에 기초하여 딜레이 시간을 설정할 수 있다. 그리고 수신 장치는 딜레이 시간에 기초하여 마스킹 구간을 설정할 수 있다. 그리고 수신 장치는 마스킹 구간에 포함된 가비지 클럭 에지를 마스킹할 수 있다.

이때, 딜레이 시간을 설정하는 것은 복원 클럭 신호의 듀티비가 미리 설정된 값에 수렴하는 것을 의미할 수 있다. 또한 수신 장치 내 차지 펌프의 풀업 전류와 풀다운 전류의 크기비에 따라 상기 복원 클럭 신호의 듀티비 또는 상기 딜레이 시간을 설정하는 것을 의미할 수 있다.

앞서 설명된 본 개시의 다양한 실시예는 추가 실시예와 결합될 수 있고, 상술한 상세한 설명에 비추어 당업자가 이해 가능한 범주에서 변경될 수 있다. 본 개시의 실시예들은 모든 면에서 예시적인 것이며, 한정적이 아닌 것으로 이해되어야 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성요소들도 결합된 형태로 실시될 수 있다. 따라서, 본 개시의 특허청구범위의 의미, 범위 및 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 개시의 범위에 포함되는 것으로 해석되어야 한다.

10: 신호 송수신 시스템
100: 수신 장치
200: 송신 장치
110: 차동신호 생성 회로
120: 펄스 생성 회로
130: 클럭 신호 복원 회로
131: 래치 회로
132: 버퍼 회로
133: 차지 펌프
140: 데이터 복원 회로

Claims (15)

1. 서로 다른 신호 레벨을 갖는 복수의 멀티 레벨 신호 간의 레벨 차이를 기초로 복수의 차동신호를 생성하는 차동신호 생성 회로;
   상기 복수의 차동신호 중 어느 하나의 천이가 일어나는 시점에 대응하는 펄스를 기초로 클럭 신호를 생성하는 펄스 생성 회로; 및
   상기 클럭 신호를 기초로, 단위 구간에서 제1 클럭 에지를 검출하고,
   상기 단위 구간 중 미리 설정된 마스킹 구간에 포함된 제2 클럭 에지를 마스킹함으로써 복원 클럭 신호를 생성하는 클럭 신호 복원 회로;
   를 포함하는 것을 특징으로 하는 수신 장치.
2. 제1항에 있어서,
   상기 클럭 신호 복원 회로는,
   상기 클럭 신호를 기초로, 상기 클럭 신호가 미리 설정된 딜레이 시간만큼 딜레이된 딜레이 클럭 신호를 출력하는 버퍼 회로;
   상기 클럭 신호 및 상기 딜레이 클럭 신호를 수신하는 래치 회로; 및
   상기 복원 클럭 신호의 듀티비를 결정하는 차지 펌프;
   를 포함하는 것을 특징으로 하는 수신 장치.
3. 제2항에 있어서,
   상기 래치 회로 및 상기 버퍼 회로는 제1 피드백 루프를 형성하고,
   상기 래치 회로, 상기 차지 펌프 및 상기 버퍼 회로는 제2 피드백 루프를 형성하는 것을 특징으로 하는 수신 장치.
4. 제3항에 있어서,
   상기 제1 피드백 루프 및 상기 제2 피드백 루프는,
   상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 도달할 때까지 반복하여 동작하는 것을 특징으로 하는 수신 장치.
5. 제3항에 있어서,
   상기 버퍼 회로는,
   복수의 입력 단자 각각에 제2 노드 및 제4 노드가 연결되고, 출력 단자에 상기 딜레이 클럭 신호가 출력되는 제1 노드가 연결되고,
   상기 래치 회로는,
   복수의 입력 단자 각각에 상기 제1 노드 및 상기 클럭 신호가 출력되는 제5 노드가 연결되고, 출력 단자에 상기 제2 노드가 연결되고,
   상기 차지 펌프는,
   입력 단자에 제3 노드가 연결되고, 출력 단자에 상기 제4 노드가 연결되고,
   상기 클럭 신호 복원 회로는,
   상기 제2 노드와 상기 제3 노드 사이에 연결되는 제1 인버터;
   상기 제3 노드와 상기 복원 클럭 신호가 출력되는 출력 노드 사이에 연결되는 제2 인버터; 및
   상기 제4 노드와 접지 노드 사이에 연결되는 커패시터;
   를 더 포함하는 것을 특징으로 하는 수신 장치.
6. 제5항에 있어서,
   프리앰블 구간에서,
   상기 제4 노드에서 출력되는 제4 신호가 미리 설정된 범위에 속함에 대응하여 상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 도달하는 것을 특징으로 하는 수신 장치.
7. 제6항에 있어서,
   상기 프리앰블 구간 이후의 데이터 구간에서,
   상기 마스킹 구간에 포함된 상기 제2 클럭 에지가 마스킹됨으로써 상기 복원 클럭 신호가 생성되는 것을 특징으로 하는 수신 장치.
8. 제2항에 있어서,
   상기 차지 펌프는,
   제1 제어 신호를 기초로 풀업 전류를 제어하는 적어도 하나의 풀업 전류원; 및
   제2 제어 신호를 기초로 풀다운 전류를 제어하는 적어도 하나의 풀다운 전류원;
   을 포함하고,
   상기 듀티비는 상기 풀업 전류와 상기 풀다운 전류의 크기비에 따라 결정되는 것을 특징으로 하는 수신 장치.
9. 제8항에 있어서,
   상기 풀업 전류와 상기 풀다운 전류의 크기가 동일한 경우, 상기 복원 클럭 신호의 듀티비는 50%인 것을 특징으로 하는 수신 장치.
10. 제2항에 있어서,
    상기 차지 펌프는 상기 버퍼 회로의 상기 딜레이 시간을 설정하고,
    상기 버퍼 회로는 상기 딜레이 시간에 기초하여 상기 래치 회로의 마스킹 구간을 설정하고,
    상기 래치 회로는 상기 마스킹 구간에 기초하여 상기 제2 클럭 에지를 마스킹하는 것을 특징으로 하는 수신 장치.
11. 제1항에 있어서,
    상기 복수의 차동신호 및 상기 복원 클럭 신호를 기초로 상기 복수의 멀티 레벨 신호로부터 데이터 신호를 추출하는 데이터 복원 회로;
    를 더 포함하는 것을 특징으로 하는 수신 장치.
12. 수신 장치의 클럭 신호 복원 방법에 있어서,
    복수의 멀티 레벨 신호를 기초로 생성된 복수의 차동신호 중 어느 하나의 천이가 일어나는 시점에 대응하는 펄스를 기초로 클럭 신호를 생성하는 단계; 및
    상기 클럭 신호를 기초로, 단위 구간에서 제1 클럭 에지를 검출하고, 상기 단위 구간 중 미리 설정된 마스킹 구간에 포함된 제2 클럭 에지를 마스킹함으로써 복원 클럭 신호를 생성하는 단계;
    를 포함하고,
    상기 복원 클럭 신호를 생성하는 단계는,
    프리앰블 구간에서 상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 도달하고, 상기 프리앰블 구간 이후의 데이터 구간에서 상기 제2 클럭 에지가 마스킹됨으로써 상기 복원 클럭 신호가 생성되는 것을 특징으로 하는 클럭 신호 복원 방법.
13. 제12항에 있어서,
    상기 복원 클럭 신호를 생성하는 단계는,
    상기 복원 클럭 신호의 듀티비에 기초하여 상기 딜레이 시간을 설정하는 단계;
    상기 딜레이 시간에 기초하여 상기 마스킹 구간을 설정하는 단계; 및
    상기 마스킹 구간에 포함된 상기 제2 클럭 에지를 마스킹하는 단계;
    를 포함하는 것을 특징으로 하는 클럭 신호 복원 방법.
14. 제13항에 있어서,
    상기 딜레이 시간을 설정하는 단계는,
    상기 복원 클럭 신호의 듀티비가 미리 설정된 값에 수렴하는 단계;
    를 포함하는 것을 특징으로 하는 클럭 신호 복원 방법.
15. 제13항에 있어서,
    상기 수신 장치는,
    풀업 전류원과 풀다운 전류원을 포함하고,
    상기 딜레이 시간을 설정하는 단계는,
    풀업 전류와 풀다운 전류의 크기비에 따라 상기 복원 클럭 신호의 듀티비 또는 상기 딜레이 시간을 설정하는 단계;
    를 포함하는 것을 특징으로 하는 클럭 신호 복원 방법.
    

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