CN107181552B - 同步信号传输方法及装置、fpga - Google Patents

Abstract

本发明公开了同步信号传输方法及装置、FPGA，用以保证在FPGA内部对同步信号采样以及使用的正确性，进而保证整个链路数据传输的正确性。该方法包括：FPGA中的采样寄存器接收从FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为FPGA中预设位置的寄存器；其中，从FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给FPGA中的使用该同步信号的每一寄存器。

Description

同步信号传输方法及装置、FPGA

技术领域

本发明涉及通信技术领域，尤其涉及同步信号传输方法及装置、现场可编程门阵列(Field Programmable Gate Array，FPGA)。

背景技术

JESD204B标准提供一种在一个或多个数据转换器与数字信号处理器件之间建立接口的方法，例如模数转换器(Analog to Digital Converter，ADC)与FPGA之间的接口，或数模转换器(Digital to Analog Converter，DAC)与FPGA之间的接口，相比于通常的并行数据传输，JESD204B是一种更高速度的串行接口。它减少了器件之间的走线数量，降低了走线匹配要求，并消除了建立与保持时序约束问题，从而简化了高速转换器数据接口的实施。由于JESD204B链路需要在数据传输之前建立，因此存在新的挑战，必须采用新的技术来确定接口是否正常工作。

在现有的基于JESD204B标准的接口方案中，时钟芯片同时给FPGA和ADC/DAC提供JESD204B使用的参考时钟和同步信号(SYSREF)，FPGA侧使用的SYSREF信号共经过两段走线，第一段是从时钟芯片到FPGA的输入管脚，第二段是从FPGA输入管脚到FPGA内部采样SYSREF的寄存器，该寄存器的工作时钟与时钟芯片提供给FPGA的参考时钟同源。然而，对于上述第二段走线，由于SYSREF信号从FPGA的输入管脚进入FPGA后，理论上可以被FPGA内部的任何一个寄存器寄存，因此，SYSREF信号的传输时延会随着FPGA内部每次布线结果的不同而变化，这样就有可能发生SYSREF信号到达FPGA内部的采样寄存器的时刻不满足该寄存器的建立时间，导致SYSREF信号采样错误，进而造成JESD204B的本地多帧时钟错误，帧和多帧边界定位错误，链路无法正确发送或接收数据。

综上所述，现有的JESD204B使用方案中，无法保证SYSREF信号从FPGA输入管脚到内部采样寄存器的时延满足寄存器的建立时间，因此无法确定SYSREF信号在FPGA内部采样的正确性，进而无法保证数据传输的正确性。

发明内容

本发明实施例提供了同步信号传输方法及装置、FPGA，用以保证在FPGA内部对同步信号采样以及使用的正确性，进而保证整个链路数据传输的正确性。

本发明实施例提供的一种同步信号传输方法包括：

FPGA中的采样寄存器接收从所述FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为所述FPGA中预设位置的寄存器；其中，从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；

所述采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

本发明实施例提供的该方法中，通过FPGA中的采样寄存器接收从所述FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，并且该采样寄存器为所述FPGA中预设位置的寄存器，可使得同步信号从FPGA的输入管脚传输到该采样寄存器的时延保持不变。并且，由于从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的，因此保证了同步信号从时钟芯片传输到该FPGA的输入管脚的时延也是固定不变的。此外，所述采样寄存器由于是通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，即在FPGA内部传输同步信号的每一路径均满足时序要求。因此，本方案整体上保证了在FPGA内部对同步信号采样以及使用的正确性，并且保证了整个链路数据传输的正确性。

较佳地，所述采样寄存器为所述FPGA内部的输入输出管脚单元(Input OutputBlock，IOB)中的寄存器。

从而，相比现有技术中，同步信号从FPGA的输入管脚传输到采样寄存器的时延会随每次对FPGA布线的不同发生变化，本发明实施例提供的该方法可使得同步信号从FPGA的输入管脚传输到该采样寄存器的时延保持不变，进而使得该时延能够满足采样寄存器的建立时间，保证对同步信号采样的正确性。

较佳地，所述FPGA中的使用该同步信号的每一寄存器位于JESD204B模块中。

从而，实现了JESD204B接口标准，可实现高速的数据传输。

本发明实施例提供的一种同步信号传输方法包括：

时钟芯片当确定需要发送同步信号给FPGA时，根据需要发送给所述FPGA的参考时钟信号对所述同步信号的相位进行设置；

所述时钟芯片将所述设置后的同步信号发送给所述FPGA的输入管脚。

从而，使得同步信号由时钟芯片传输到FPGA的输入管脚的时延保持一定，进而提高了在FPGA内部对同步信号采样以及使用的正确性。

较佳地，所述时钟芯片当确定需要发送同步信号给现场可编程门阵列FPGA时，根据需要发送给所述FPGA的参考时钟信号对所述同步信号的相位进行设置，具体包括：

当所述时钟芯片上电后，根据需要发送给所述FPGA的参考时钟信号的相位，以及预设的所述参考时钟信号与所述同步信号的相位差，对所述同步信号的相位进行设置。

在采样寄存器侧，本发明实施例提供的一种同步信号传输装置，包括：

第一单元，用于接收从FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该装置为所述FPGA中预设位置的寄存器；其中，从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；

第二单元，用于通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

较佳地，该装置为所述FPGA内部的输入输出管脚单元IOB中的寄存器。

本发明实施例提供了一种FPGA，该FPGA包括上述在采样寄存器侧的装置。

较佳地，该FPGA还包括多个使用所述同步信号的寄存器。

较佳地，所述多个使用该同步信号的寄存器位于JESD204B模块中。

较佳地，所述多个使用该同步信号的每一寄存器具体用于：

通过预先设置的满足预设时序要求的与该寄存器对应的信号传输路径，接收所述采样寄存器发送的采样后的同步信号。

在时钟芯片侧，本发明实施例提供的另一种同步信号传输装置，包括：

同步信号设置单元，用于当确定需要发送同步信号给现场可编程门阵列FPGA时，根据需要发送给所述FPGA的参考时钟信号对所述同步信号的相位进行设置；

同步信号发送单元，用于将所述设置后的同步信号发送给所述FPGA的输入管脚。

较佳地，所述同步信号设置单元具体用于：

当该装置上电后，根据需要发送给所述FPGA的参考时钟信号的相位，以及预设的所述参考时钟信号与所述同步信号的相位差，对所述同步信号的相位进行设置。

附图说明

图1为本发明实施例提供的一种同步信号传输的系统框图；

图2为本发明实施例提供的一种同步信号传输方法的流程示意图；

图3为本发明实施例提供的另一种同步信号传输方法的流程示意图；

图4为本发明实施例提供的一种同步信号传输装置的结构示意图；

图5为本发明实施例提供的另一种同步信号传输装置的结构示意图。

具体实施方式

本发明实施例提供了同步信号传输方法及装置、FPGA，用以保证在FPGA内部对同步信号采样以及使用的正确性，进而保证整个链路数据传输的正确性。

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图1为本发明实施例提供的一种同步信号传输的系统框图。其中包括时钟芯片和FPGA；REG为FPGA中的采样寄存器，该采样寄存器即为FPGA中预设位置的寄存器，也就是该采样寄存器的位置在FPGA中的位置固定，其位于IOB中；JESD204B为FPGA中的一个模块，该JESD204B模块实现了JESD204B接口标准，并且该JESD204B模块中包括多个寄存器。在本实施例中，同步信号为SYSREF，在图中用SYSREF表示，参考时钟信号在图中用clock_fpga表示。

整体上，将从时钟芯片到FPGA内部JESD2048模块之间传输同步信号SYSREF的走线(或称为路径)划分为三段。即从时钟芯片的信号输出端到FPGA的输入管脚为第一段走线，对应图1中所示的时延1；从FPGA的输入管脚到FPGA中的REG为第二段走线，对应图1中所示的时延2；从REG到JESD2048模块为第三段走线，对应图1中所示的时延3。

针对第一段走线：考虑到时钟芯片的可配置性，每次时钟芯片上电工作后，输出的参考时钟信号clock_fpga和同步信号SYSREF的相位关系有可能会发生变化，因此，预先对时钟芯片进行上电配置，具体地，根据clock_fpga的相位设置SYSREF的相位，使时钟芯片每次上电正常工作后，输出给FPGA的clock_fpga和SYSREF的相位关系保持固定，也就是使这两个信号的相位差保持固定不变。从而，通过该第一段走线，发送设置后的SYSREF给FPGA的输入管脚，可以保证图1中时延1固定不变，并且时延1过后，SYSREF和clock_fpga的相位关系也是固定的。

针对第二段走线：考虑到SYSREF从FPGA的输入管脚进入FPGA内部后，理论上可以被FPGA内部任何一个寄存器寄存(即对SYSREF进行采样)，但FPGA的输入管脚到每个寄存器的时延值是不同的，从而无法保证SYSREF从FPGA的输入管脚到FPGA内部的采样寄存器的时延满足该寄存器的建立时间，进而无法确定SYSREF能够正确采样。因此，本发明实施例预先选取FPGA内部的IOB中的寄存器REG作为采样寄存器，可以保证从FPGA输入管脚到该管脚的IOB内部寄存器的走线固定，通过该走线传输SYSREF，可以保证图1中时延2的值是固定的。

针对第三段走线：考虑到SYSREF从FPGA预设位置的采样寄存器(参见图1中的REG)到FPGA中的JESD204B模块时，JESD204B模块中包含多个寄存器，并且该模块中可能存在多个寄存器需要使用该SYSREF信号，因此，SYSREF从REG传输到JESD204B模块经过的走线具体可阐述为：采样寄存器与JESD204B模块中每一个使用该SYSREF的寄存器之间的路径。因此，本发明实施例预先采用综合布线工具预先对上述每一路径做时序分析，当存在任一路径对应的时序分析结果不满足预设的时序要求时，对FPGA中当前的布线进行优化，直到每一路径对应的时序分析结果均满足预设的时序要求，从而采用满足预设时序要求的路径传输该SYSREF。

由于SYSREF从上述每一段走线传输的时延均可以满足相应地时序要求，因此，能够保证在FPGA内部对同步信号采样以及使用的正确性，进而保证整个链路数据传输的正确性。

下面分别从FPGA侧以及时钟芯片侧对本发明实施例提供的同步信号传输方法进行详细介绍。

在FPGA侧，参见图2，本发明实施例提供的一种同步信号传输方法包括：

S101、FPGA中的采样寄存器接收从所述FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为所述FPGA中预设位置的寄存器；其中，从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；

较佳地，所述采样寄存器为所述FPGA内部的IOB中的寄存器。例如图1中所示的FPGA中的REG，该REG位于IOB中，由于IOB中每一输入输出管脚在FPGA中的位置均是固定不变的，因此，预设该IOB中的寄存器为采样寄存器，等同于将FPGA中用于对同步信号进行采样的寄存器的位置进行了固定，从而，可以使得从FPGA的输入管脚传输同步信号到采样寄存器的时延是固定不变的，从而避免了由于FPGA每次布线结果的不同导致从FPGA的输入管脚传输同步信号到采样寄存器的时延发生变化，进而无法保证同步信号到达采样寄存器的时刻满足该寄存器的建立时间，导致同步信号采样错误的情况。

S102、所述采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

较佳地，可预先对上述每一信号传输路径做时序分析，当存在任一信号传输路径对应的时序分析结果不满足预设的时序要求时，对FPGA中当前的布线进行优化，直到每一信号传输路径对应的时序分析结果均满足预设的时序要求，这样，就能够保证同步信号在FPGA内部能够正确传输和使用。

较佳地，所述FPGA中的使用该同步信号的每一寄存器位于JESD204B模块中。

当然，所述FPGA中的使用该同步信号的每一寄存器不位于JESD204B模块中也是可以的，本发明实施例对此不作限定。

相对应地，在时钟芯片侧，参见图3，本发明实施例提供的一种同步信号传输方法包括：

S201、时钟芯片当确定需要发送同步信号给现场可编程门阵列FPGA时，根据需要发送给所述FPGA的参考时钟信号对所述同步信号的相位进行设置；

S202、所述时钟芯片将所述设置后的同步信号发送给所述FPGA的输入管脚。

较佳地，所述时钟芯片当确定需要发送同步信号给FPGA时，根据需要发送给所述FPGA的参考时钟信号对所述同步信号的相位进行设置，具体包括：

当所述时钟芯片上电后，根据需要发送给所述FPGA的参考时钟信号的相位，以及预设的所述参考时钟信号与所述同步信号的相位差，对所述同步信号的相位进行设置。从而，保证从时钟芯片输出的参考时钟信号和同步信号的相位关系保持一定，进而，使得同步信号从时钟芯片传输到FPGA的输入管脚的时延保持固定不变。

在采样寄存器侧，参见图4，本发明实施例提供了一种同步信号传输装置，该装置包括：

第一单元11，用于接收从FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该装置为所述FPGA中预设位置的寄存器；其中，从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；

第二单元12，用于通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

较佳地，该装置为所述FPGA内部的输入输出管脚单元IOB中的寄存器。

本发明实施例还提供了一种FPGA，该FPGA包括上述在采样寄存器侧的装置。

较佳地，该FPGA还包括多个使用所述同步信号的寄存器。

较佳地，所述多个使用该同步信号的寄存器位于JESD204B模块中。当然，本发明实施例并不限于所述多个使用该同步信号的寄存器一定要位于JESD204B模块中。

较佳地，所述多个使用该同步信号的每一寄存器具体用于：

通过预先设置的满足预设时序要求的与该寄存器对应的信号传输路径，接收所述采样寄存器发送的采样后的同步信号。

在时钟芯片侧，参见图5，本发明实施例提供了一种同步信号传输装置，该装置包括：

同步信号设置单元21，用于当确定需要发送同步信号给现场可编程门阵列FPGA时，根据需要发送给所述FPGA的参考时钟信号对所述同步信号的相位进行设置；

同步信号发送单元22，用于将所述设置后的同步信号发送给所述FPGA的输入管脚。

该装置例如可以为时钟芯片。

较佳地，所述同步信号设置单元21具体用于：

当该装置上电后，根据需要发送给所述FPGA的参考时钟信号的相位，以及预设的所述参考时钟信号与所述同步信号的相位差，对所述同步信号的相位进行设置。

本发明实施例中，可以由处理器等实体设备实现上述各功能模块。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种同步信号传输方法，其特征在于，该方法包括：

现场可编程门阵列FPGA中的采样寄存器接收从所述FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为所述FPGA中预设位置的寄存器；其中，从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；

所述采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

2.根据权利要求1所述的方法，其特征在于，所述采样寄存器为所述FPGA内部的输入输出管脚单元IOB中的寄存器。

3.根据权利要求1所述的方法，其特征在于，所述FPGA中的使用该同步信号的每一寄存器位于JESD204B模块中。

4.一种同步信号传输方法，其特征在于，该方法包括：

时钟芯片当确定需要发送同步信号给现场可编程门阵列FPGA时，根据需要发送给所述FPGA的参考时钟信号，对所述同步信号的相位进行设置；

所述时钟芯片将所述设置后的同步信号发送给所述FPGA的输入管脚，使得所述FPGA中的采样寄存器接收从所述FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为所述FPGA中预设位置的寄存器；所述采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

5.根据权利要求4所述的方法，其特征在于，所述时钟芯片当确定需要发送同步信号给现场可编程门阵列FPGA时，根据需要发送给所述FPGA的参考时钟信号，对所述同步信号的相位进行设置，具体包括：

当所述时钟芯片上电后，根据需要发送给所述FPGA的参考时钟信号的相位，以及预设的所述参考时钟信号与所述同步信号的相位差，对所述同步信号的相位进行设置。

6.一种同步信号传输装置，其特征在于，包括：

第一单元，用于接收从现场可编程门阵列FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该装置为所述FPGA中预设位置的寄存器；其中，从所述FPGA的输入管脚传输的同步信号是由该FPGA外部的时钟芯片，根据需要发送给该FPGA的参考时钟信号，对该同步信号的相位进行设置后发送给所述FPGA的输入管脚的；

第二单元，用于通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

7.根据权利要求6所述的装置，其特征在于，该装置为所述FPGA内部的输入输出管脚单元IOB中的寄存器。

8.一种现场可编程门阵列FPGA，其特征在于，包括权利要求6或7所述的装置。

9.根据权利要求8所述的FPGA，其特征在于，还包括：多个使用所述同步信号的寄存器。

10.根据权利要求9所述的FPGA，其特征在于，所述多个使用所述同步信号的寄存器位于JESD204B模块中。

11.根据权利要求9或10所述的FPGA，其特征在于，所述多个使用所述同步信号的寄存器中的每一寄存器，具体用于：

通过预先设置的满足预设时序要求的与该寄存器对应的信号传输路径，接收所述采样寄存器发送的采样后的同步信号。

12.一种同步信号传输装置，其特征在于，该装置包括：

同步信号设置单元，用于当确定需要发送同步信号给现场可编程门阵列FPGA时，根据需要发送给所述FPGA的参考时钟信号，对所述同步信号的相位进行设置；

同步信号发送单元，用于将所述设置后的同步信号发送给所述FPGA的输入管脚，使得所述FPGA中的采样寄存器接收从所述FPGA的输入管脚传输的同步信号以及对该同步信号进行采样，该采样寄存器为所述FPGA中预设位置的寄存器；所述采样寄存器通过预先设置的满足预设时序要求的每一信号传输路径，将采样后的同步信号发送给所述FPGA中的使用该同步信号的每一寄存器，其中所述使用该同步信号的每一寄存器与所述每一信号传输路径一一对应。

13.根据权利要求12所述的装置，其特征在于，所述同步信号设置单元具体用于：

当该装置上电后，根据需要发送给所述FPGA的参考时钟信号的相位，以及预设的所述参考时钟信号与所述同步信号的相位差，对所述同步信号的相位进行设置。