CN104583791A

CN104583791A - 用于测试装置的接口电路

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Publication number: CN104583791A
Application number: CN201380042977.3A
Authority: CN
Inventors: P·邹; F·特努斯; D·J·哈里曼
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2012-09-13
Filing date: 2013-06-24
Publication date: 2015-04-29
Anticipated expiration: 2033-06-24
Also published as: WO2014042738A1; CN104583791B; US20140070846A1; US8872546B2

Abstract

在一个实施例中，测试装置包括现场可编程门阵列(FPGA)，所述FPGA包括用于根据电流模式逻辑(CML)信令而通信第一信号的第一发射器，以及用于根据所述CML信令而接收第二信号的第一接收器，以及接口电路，其用于将所述FPGA耦合至根据电压模式信令进行通信的设备。所述接口电路可以使由所述第一发射器根据所述CML信令而通信的所述第一信号适应于由所述设备用来接收的电压模式信令信号。描述并要求保护了其它实施例。

Description

用于测试装置的接口电路

背景技术

集成电路(IC)的设计和开发是复杂、耗时、和昂贵的过程。为了辅助这些活动，设计团队经常使用现场可编程门阵列(FPGA)，FPGA为可以为用于IC设计的测试和原型设计方面的目的的可编程IC。许多FPGA提供各种可配置接口，例如可以用于避免昂贵和耗时的过程而执行专用集成电路(ASIC)设计和制造的高速输入/输出(IO)模块。FPGA的灵活性和多功能性提供了在协议和电属性方面都符合成本效益标准的测试装置。然而，大多数FPGA的可配置高速串行IO模块(如果不是所有的)都基于电流模式逻辑(CML)收发器并且因此与诸如电压模式逻辑这样的其它电信令模式不兼容。

IC开发的一个领域关于设计包含有基于移动行业处理器接口(MIPI)联盟MIPI M-PHY规范版本1.00.00-2011年2月8日(MIPI董事会于2011年4月28日批准)(在下文中称为MIPI M-PHY规范)的物理层的IC，MIPIM-PHY规范正在被广泛采用为用于移动设备内的串行接口的高速低功率IO标准。该物理层(在本文中称为M-PHY)被开发为独立物理层，并且旨在结合各个更高层协议而使用。

附图说明

图1为根据本发明的实施例的系统的高层视图的框图。

图2为根据本发明的实施例的测试装置的示意图。

图3为根据本发明的实施例的检测机制的示意图。

图4为根据本发明的实施例的用于使电流模式信号适应于由基于电压模式的接收器接收的方法流程图。

图5为根据本发明的实施例的用于使电压模式信号适应于由基于电流模式的接收器接收的方法流程图。

图6为根据本发明的实施例的片上系统(SoC)的框图。

图7为根据本发明的实施例的系统的框图。

具体实施方式

在各个实施例中，可以提供接口逻辑以使得FPGA或根据CML电信令模式进行通信的其它电路能够适应于根据不同电信令模式(例如，电压模式逻辑)进行通信的其它电路。在特定实施例中，这种接口逻辑可以使得FPGA的CML接口能够与诸如根据MIPI M-PHY规范的被测设备(DUT)的电压模式收发器这样的电压模式接口兼容。一般来说，可以使用不同信号来实现CML信令和电压模式信令两者；然而，不同模式可以在不同共模电平上运行，尽管他们可提供具有相同摆动(swing)的信号。在实施例中，可以使用各种现成的组件和射频(RF)模块来实现该接口逻辑。

通过这种方式，例如使用现成的组件和RF模块，可以使得FPGA的CML接口与电压模式收发器兼容。可以通过使得一个或多个CML收发器模块能够仿真M-PHY接口的电属性，并且使得在FPGA中实现的协议引擎(例如，IC原型设计的引擎)能够与具有电压模式信令的现实世界中的设备(例如，基于M-PHY的设计)进行通信而实现该兼容性。

通过利用FPGA的可配置高速IO模块，可以出现基于MIPI M-PHY的IO协议的成本高效和快速的开发，而同时避免用于ASIC设计和制造的昂贵和耗时的过程。并且FPGA的灵活性和多功能性提供了在协议和电属性方面都符合成本效益标准的测试装置。

尽管本发明的范围并不限于该方面，但是实施例可以用于对各种设备(例如，外围设备)的IC开发，例如，根据UniPro规范(2011年4月28日发布的1.40.00版本)的Unipro^TM，根据开发相机串行接口(CSI-3)版本3的相机设备等。M-PHY独立的实质和架构上的低功率属性还使得其对于与个人计算机(PC)平台中流行的串行IO技术相适应有吸引力。例如，M-PHY可以适应于结合超高速通用串行总线(USB)或外围设备互连高速(PCIe^TM)协议使用，以开发用于未来平台的新的低功率IO技术，并且通过使诸如超高速芯片间互连(SSIC)标准(也被称为低功率超高速USB)和低功率PCIe^TM的通信协议的上层与M-PHY物理层相适应而开发行业范围内的其它创始方案(initiatives)，例如SSIC标准和低功率PCIe^TM。

现在参考图1，所示的是根据本发明实施例的系统的高层视图的框图。如图1所示，系统10可以包括经由接口电路互连的多个集成电路。更具体地，第一集成电路20可以经由接口电路30而耦合至第二集成电路40。在实施例中，第一IC 20可以包括可编程逻辑并且可以为包括由FPGA制造商所提供的各个标准可编程逻辑块、以及IC或已经被编程入FPGA的正在开发的其它电路的一个或多个可编程逻辑块的FPGA。关于这里的讨论，第一IC 20包括基于电流模式逻辑的收发器25，基于电流模式逻辑的收发器25可以包括诸如高速接收器和发射器这样的接收器和发射器，基于电流模式逻辑的收发器25根据给定的CML协议(例如，经由给定类型的低电压差分信号)而支持信号的传输。当然，第一IC 20中可以存在额外的电路，包括其它低速接口电路，以及其它固定和可编程逻辑。

系统10的不同实施方式可以存在于不同实施例中。例如，在系统可以被实现为印刷电路板的一个实施例中，其中可以通过焊接、表面贴装或根据另一连接技术而将IC贴至电路板。接着，可以通过各种迹线和电路板的电路中组件来实现接口电路30。因此，在这样的实施方式中，可以提供没有连接器的设计，在该设计中，在电路板的内部组件内配置接口电路30。相反，在诸如基于测试台(test bench)的布置这样的其它实施例中，IC可以被配置为测试装置，其中通过可以使用标准类型的连接器机制而互连在一起的各个现成的组件来实现接口电路。由此，在不同实施方式中，可以实现基于连接器或没有连接器的系统。

如图1进一步所示，还可以存在IC 40。该IC可以为包括电压模式(VM)收发器45的商业可用IC。因此，使用接口电路30，可以实现在双方向中提供对信号的适当处理和操作以适应不同电信令协议。例如，第二IC 40可以为例如根据其中收发器具有M-PHY物理层的Display Port^TM技术的接口电路(例如，显示/图形接口)。尽管在图1的实施例中在该高层处示出，但是应当理解本发明的范围并不限于该方面。

现在参考图2，示出了根据本发明实施例的测试装置的示意图。如图2所示，装置100可以用于提供FPGA的CML接口与电压模式收发器之间的兼容性。更具体地，装置100使得FPGA的CML收发器模块能够仿真被测设备的电压模式电属性，该被测设备在实施例中可以是基于M-PHY的设备。通过这种方式，在FPGA中实现的协议引擎(其为正在开发的IC的设计的一部分)可以与真实的基于M-PHY的设备进行通信。从高层处看，装置包括FPGA 101、接口电路150、以及设备120。

在实施例中，FPGA 101可以包括具有CML收发器的可配置高速串行IO模块。在一个实施例中，该收发器可以为Xilinx Vertex系列Rocket IO或GTX收发器模块并且可以包括可配置CML发射器101.1和可配置接收器101.2。接收器101.2可以包括在其模拟前端之前的内部(片上)终端，该内部终端可以被配置为偏置于参考电压(例如，地)、正电压、或在差分正和负信号引脚之间浮动。接收器101.2还可以支持在其内部终端和模拟前端输入之间的内部AC耦合。该接收器模块还可以提供在本文中进一步描述的由开关130使能的使得终端开路的选项。尽管图2示出为差分接收器，但是应当理解本发明的范围并不限于该方面。

如果串行差分接收器具有内部可禁用的浮动终端，并且具有对于M-PHY信令的频带的低端(例如，几十千赫)足够的内部AC耦合，则可以省略接口电路150的各个组件(例如，组件126、127、128、129、130、132、和133)，并且它们的组合功能可以由可用的片上特征等同地实现。对于商业可用的FPGA产品中的许多接收器，这些可能可选的组件(例如，组件126、127、128、129、130、132、和133)中的一个或多个可以存在以创建与具有电压模式信令的设备(例如，M-PHY设备)电兼容的接口。

在包括一个或多个外部组件的布置中，可以启用内部DC耦合以用于接收器的模拟前端，并且内部终端可以被配置为浮动或禁用。

仍然参考图2，低速IO组(bank)101.3可以包括被配置为与低电压差分信令(LVDS)或低电压正发射极偶和逻辑(LVPECL)兼容的差分接收器(或其组合)的多个接口。根据一个实施例，如将在下文中进一步描述的，四个这样的差分接收器可以用于实现对于MIPI M-PHY规范的特别链路信令模式(例如，DIF-N和DIF-P)的检测功能。

低速逻辑IO组101.4可以被配置为提供与晶体管-晶体管逻辑(TTL)兼容的逻辑信号以用于控制外部开关。节点102和103分别为来自FPGA 101的差分发射器的正输出节点和负输出节点。在各个实施例中，这些节点可以被配置为贴装的RF连接器，例如SMA或其它类型的标准连接器。在没有连接的实施方式中，这些节点可以被配置为阻抗控制的印刷电路板迹线。被耦合至节点102和103的是差分传输线对104和105。在各个实施例中，这些传输线可以被实现为基于连接器的实施方式中的同轴电缆对，或者无连接布置中的阻抗控制的印刷电路板迹线。应当注意，使用贴装的RF连接器(例如，SMA或其它类型的标准连接器)可以类似地实现接口电路的各个组件。或者在没有连接的实施方式中，这些组件可以被配置为阻抗控制的印刷电路板迹线。

如图2进一步所示，一对RF分路器106和107可以被耦合至差分线对并且可以被实现为基于连接器的独立模块，或在无连接器实施方式中被实现为焊入(solder-down)组件。应当注意，为了讨论的方便，电路的各个组件被成对地提及；然而，应当理解在所示的差分实施方式中，对单个组件的提及可以被认为是包括一对这样的组件(正和负)。每个分路器106和107的三个端口中的每个为匹配到50欧姆的阻抗。如图所示，使用50欧姆终端阻抗108和109将每个分路器的一个端口耦合至地。有了这样的终端，可以满足需要CML发射器的电属性。

被耦合至RF分路器106和107的输出端口的是一对DC块110和111。这些DC块输出从由CML发射器101.1输出的信号而实现的差分AC信号。在实施例中，可以使用串联电容器来实现这些DC块。被耦合至DC块的是一对RF偏压T型装置112和113，RF偏压T型装置112和113将正确的共模电压添加到提取的AC差分信号以形成与M-PHY兼容的电信号。在实施例中，接合DC块110和111与节点116和117的偏压T型装置端口具有50欧姆阻抗。

对应的开关114和115可以被耦合至对应的RF偏压T型装置112和113中的每一个的一个端口。在实施例中，这些开关可以为单极三投(SP3T)开关，单极三投开关可以被实现为场效应管(FET)开关、机电继电器开关、或电光继电器开关。如图2所示，可以根据传输自低速IO模块101.4的开关控制信号来控制这些开关。在实施例中，控制信号可以与TTL信号兼容。

在从发射器101.1进行高速数据传输期间，开关114和115可以切换到位置2，以施加来自对应的电压源141和142的共模电压(例如，与M-PHY兼容的共模电压)。电压源141和142可以用于设置共模电压和DIF-N/DIF-P电压振幅。在各个实施例中，可以由可变电压源或电源来实现电压源。当要被控制的链路状态被设置为M-PHY所定义的DIF-N信号时，将开关114切换至位置1，并且将开关115切换至位置3(在实施例中)以从而使得两条线都传输diff-N信号(其中正信号线被耦合至地而负信号线被耦合至电源)。为了将线路设置为DIF-P，开关114移动到位置3而开关115切换到位置1(在实施例中)，以从而使得两条线路都传输DIF-P信号(其中正信号线被耦合至电源而负信号线被耦合至地)。

节点116和117分别为M-PHY设备120的差分接收器120.1的正输入节点和负输入节点。这些节点可以为贴装的RF连接器(例如，SMA或其它类型的标准连接器)，或在无连接器实施方式中的阻抗控制的印刷电路板迹线。

在各个实施例中，设备120可以是任意类型的设备，例如外围设备、基带处理器、或根据使用M-PHY物理层的协议而进行通信的接口设备。如图所示，设备120具有包括接收器120.1和发射器120.2的M-PHY接口。当然，为了示出的方便而在图2中未示出从接收器120.1接收信号和向发射器120.2提供信号以用于输出的IC的各种逻辑。还应理解在其它实施例中，接口可以根据另一基于电压模式的方案。被耦合至发射器模块120.2的是正输出节点118和负输出节点和119，正输出节点118和负输出节点和119可以为贴装的RF连接器(例如，SMA或其它类型的标准连接器)，或在无连接器实施方式中的阻抗控制的印刷电路板迹线。

被耦合至这些输出节点的分别是差分传输线对122和123，差分传输线对122和123将发射器120.2连接至FPGA 101的接收器101.2。一对具有50欧姆端口阻抗的分路器124和125耦合传输线对的相应元件以使得线路信号能够被分接(tap)至FPGA 101的IO模块101.3。可以在IO模块101.3内接收经由线路124.1和125.1连接的分接或分路信号以实现需要M-PHY的静噪(squelch)和DIF-N/DIF-P检测功能。

额外的一对RF分路器126和127(也具有50欧姆端口阻抗)将差分信号转送至FPGA 101的接收器101.2中，而同时在正节点和负节点之间形成接收器终端分支(branch)。在所示的实施例中，DC块132和133可以分别被耦合至RF分路器126和127的输出。应当注意，RF分路器124和126的放置顺序可以反向从而使得分路器124位于DC块132和分路器126之间(并且类似地，分路器125和127的放置顺序可以反向，其中分路器125位于DC块133和分路器127之间)。组件的该替代放置实现了等同的功能。

为了使能适当的终端，一对电阻器128和129(其中每个可以被配置为50欧姆串联电阻器)在接收器101.2的输入节点之间形成100欧姆浮动阻抗终端。如图所示，可以可切换地控制这些电阻器以将这些电阻器切换入或切换出FPGA 101的传输路径。在所示的实施例中，开关130可以控制对这些电阻器的选择。在一个实施例中，开关130为由传输自低速IO接口101.4的TTL级信号控制的单极单投(SPST)开关。

实施例支持测试装置的可配置性以使能对MIPI M-PHY规范中阐述的不同操作的仿真和处理。这些操作包括某些链路状态以使能操作的低功率模式。在实施例中，可用的低功率链路状态包括Hibern8、暂停(STALL)和睡眠(SLEEP)链路状态。在这些低功率链路状态中的任意状态期间，开关130可以被配置在其两个端子之间的开路中。因此，在接收器输入处的终端被禁用。Hibern8、暂停和睡眠为M-PHY链路的三个节省功率状态。Hibern8使能M-PHY收发器的超功率消耗，其中M-PHY发射器为高阻抗，并且接收器保持线路处于DIF-Z。暂停为用于M-PHY的高速模式的节省功率状态，其中接收器是无端接的，并且发射器驱使(drive)DIF-N。睡眠为用于低速模式的节省功率状态，其中接收器是无端接的，并且发射器驱使DIF-N。线路状态DIF-P为由M-PHY发射器驱使的正差分电压。线路状态DIF-N为由M-PHY发射器驱使的负差分电压。线路状态DIF-Z为由M-PHY接收器维持的弱零差分电压。

相反，在其中活动(active)链路状态有效以使能经由链路的信息传输的使能的功率模式(例如，HB-Burs或Sys-Burst链路状态)期间，开关130可以被配置为将其两个端子电连接以使能在接收器输入处的终端。为了使阻抗不连续对高速信号的影响最小化，开关130的两个端子(端口)可以具有50欧姆的特性阻抗以使阻抗与电阻器128和129相匹配。在实施例中，可以由RF FET开关、RF电机开关、或电光继电器开关来实现开关130。

仍然参考图2，FPGA 101包括可以被实现为多个组(一般为组101.3)的通用低速可编程IO模块101.3。在实施例中，该IO组101.3可以被配置为LVPECL接收器。尽管为了示出的方便而仅示出单个组，但是应当理解实施例可以包括多个IO组。

在一个特定实施例中，可以存在四个低速IO组101.3以使能接收4个独立的差分信号。通过这种方式，IO组可以用于实现使能M-PHY收发器的链路状态转换信令的DIF-N/DIF-P链路信号检测功能。电压源143可以被耦合至IO组101.3以提供可以用于阈值比较的电压信号。例如，电压源143可以提供高电压阈值和低电压阈值以用于确定线路信号处于DIF-N、DIF-P还是静噪状态。当然，虽然示出了单个电压源，但是应当理解可以提供多个这样的电压源，每个电压源向对应的IO组提供多个电压信号。或者在其它实施例中，单个电压源可以被配置为向当前的IO组提供多个电压信号。在实施例中，可以由任何可变电压源或电源来实现电压源143。

图3为根据本发明的一个实施例的检测机制的示意图。如图3所示，输入电路170(其可以被实现为多个IO组)使用分接自耦合于DUT与FPGA之间的主信号通路的LVDS或LVPECL差分信号。具体地，多个比较器171、172、173、和174中的每个都被耦合以在正输入端子处接收以下中的一个：正数据信号RXP(从正数据线124.1(图2中)获取)和负数据信号RXN(分接的图2中的负数据线125.1)。对于差分传输线上是否呈现DIF-N、DIF-P、或静噪(DIF-Z)的确定可以基于这些比较器的输出。如图进一步所示，每个比较器被耦合以在负输入端子处接收多个阈值电压中的一个，其中ViL为低阈值电压而ViH为高阈值电压。

在实施例中，高阈值电压可以被设置为逻辑高电压减去差值(margin)(例如，50毫伏(mV))。相反，低阈值电压可以被设置为逻辑低电压加上差值(例如，50mV)。在一个实施例中：ViH＝VoH-50mV并且ViL＝VoL+50mV。

如图3进一步所示，各个比较器的输出可以被耦合至采集逻辑175，采集逻辑175可以包括用于接收这些信号并且用于基于值而确定线路上的状态的逻辑。该采集逻辑可以是IO模块的一部分，或者可以在被编程到FPGA中的逻辑中实现。在实施例中，该确定个可以根据以下表1。

表1

因此，基于接收到这些分接的信号，采集逻辑175可以确定设备120是否在驱使DIF-P或DIF-N线路状态。在M-PHY协议中，从DIF-N到DIF-P的转换表明脱离节省功率状态(例如，暂停或睡眠状态)。DIF-N信号表明链路处于节省功率状态。DIF-Z为由接收器维持的弱差分零，这表明链路处于HIBERN8状态。发射器101可以将线路驱使为DIF-N状态以发出链路在从HIBERN8状态转换出来的信号。应当注意该采集逻辑可以因此生成状态信号以表明链路上的状态并且提供该信号例如至FPGA的逻辑(例如，正在开发的IC的逻辑)以使能各个测试、兼容性、或关于这些状态的其它操作。

因此，实施例可以用作用于与M-PHY相关的IP开发的低成本快速原型设计方法。另外，实施例可以用于符合针对各个通信协议的测试装置(fixture)/方法。

现在参考图4，所示的是用于使电流模式逻辑信号适应于向基于电压模式的设备进行通信的流程图。如图4所示，可以通过从第一IC的发射器沿第一传输线发送CML信号而开始方法200(块210)。例如，信号可以为沿差分传输线传输的差分信号，例如LVDS或LVPECL信号。如图所示，在块220，CML信号可以终止并且被AC耦合至RF偏压T型装置的第一端口。在块230，可以将所选择的电压切换至RF偏压T型装置的第二端口。可以通过基于要被传输的信号而将给定电压切换至RF偏压T型装置来实现该选择。例如，根据信号的类型，可以将地面电压、电源电压、或共模电压提供至RF偏压T型装置的第二端口。

由此，在块240，可以实现电压模式信号并可以从RF偏压T型装置的第三端口输出该电压模式信号。在块250，可以在第二IC的接收器中接收该电压模式信号。尽管在图4的实施例中在该高层处进行了描述，但是应当理解本发明的范围并不限于该方面。

现在参考图5，所示的是用于使电压模式信号适应于由基于电流模式的接收器进行接收的方法。如图5所示，可以通过从第二IC的发射器沿第二传输线发送电压模式信号而开始方法300(块310)。再一次，在某些实施例中，该第二信号可以为差分信号。接着在块320，该电压模式信号可以被分接。所分接的信号可以被提供至第一IC的IO组。应当注意尽管仅描述了单个IO组，但是在许多实施方式中，可以提供多个这样的组，每个这样的组可以接收分接的信号。

接着在块330，可以将该分接的信号与至少一个阈值电压进行比较。在实施例中，可以提供多个阈值电压，例如可以提供高阈值电压和低阈值电压以使能与分接的信号的比较，在实施例中该分接的信号为差分信号。基于该比较，在块340，可以确定在第二传输线上是否在传输特殊的状态。尽管本发明的范围并不限于该方面，但是该特殊的状态可以是DIF-N、DIF-P、或静噪(DIF-Z)状态中的一个。

基于该确定，可以控制电压信号的终止。例如，如果在线路上传输普通数据信号，则终端阻抗可以被耦合在第二传输线的差分线之间。相反，在线路的特殊状态(例如，低功率状态)中，该终端可以被开路或禁用。仍然参考图5，在块360，可以在第一IC的接收器中接收电流模式信号。

由此，图4和图5的实施例提供了用于使一种类型的电信令的信号适应于另一种类型的电信令以使能使用根据本发明实施例的接口电路的不同IC之间的迅速(ready)通信的方法。

现在参考图6，所示的是可以部分地使用根据本发明实施例的测试装置而设计的SoC的框图。如图6所示，SoC 400可以为用于实施成各种类型的平台的任意类型的SoC，其中所述各种类型的平台可以是从相对小的低功率便携式设备(例如，智能电话、个人数字助理(PDA)、平板计算机、上网本、超级本^TM等)到可以在更高层系统中实现的更先进的SoC。可以通过将SoC的各种逻辑编程到FPGA中并且通过用如本文中所述的测试装置进行测试而设计该SoC。

如图6所示，SoC 400可以包括一个或多个核心410₀-410_n。因此在各个实施例中，多核SoC是可能的，其中这些核心都可以为给定架构的同构核(例如，有序或乱序处理器)。或者可以存在例如有序架构中的同构核(例如，一些相对小的低功率核心)，并且可以存在具有较大和较复杂构架(例如，乱序架构)的额外核心。协议栈使能这些核心中的一个或多个与系统的其它组件之间的数据通信。如图所示，该栈可以包括软件415，软件415可以是更高层软件，例如在一个或多个核心上执行的OS、固件、和应用层软件。例如，协议栈包括处理层420和数据链路层430。在各个实施例中，这些处理层和数据链路层可以具有给定的通信协议，例如PCIe^TM协议。当然，在其它实施例中可以存在不同协议栈的层，例如根据通用串行总线(USB)协议栈。另外，在一些实施方式中，如在本文中描述的低功率PHY电路可以与现有替代协议栈复用。

仍然参考图6，接着该协议栈可以耦合至物理单元440，物理单元440可以包括可以支持经由多个互连进行通信的多个物理单元。在一个实施例中，第一物理单元450可以为低功率PHY单元，在一个实施例中该低功率PHY单元可以与根据MIPI规范的M-PHY对应以提供经由主要互连480的通信。另外，可以存在边带(SB)PHY单元444。在所示实施例中，该边带PHY单元可以支持经由边带互连470的通信，其中边带互连470可以被认为是综合(consolidated)边带来例如以比被耦合至第一PHY 450的主要互连480更慢的数据速率来提供某些边带信息。在一些实施例中，协议栈的各个层可以具有耦合至该SB PHY 444的单独边带以使能沿该边带互连的通信。

另外，PHY单元440可以进一步包括可以用于控制SB PHY 444的SB链路管理器442。另外，可以存在链路训练和状态管理器445并且链路训练和状态管理器445可以用于使协议栈(其具有第一通信协议)适应于第一PHY 450(其具有第二通信协议)，并且提供对第一PHY 450和互连480的总体控制。

如图进一步所示，第一PHY 450中可以存在各个组件。更具体地，可以存在发射器和接收器电路(即，TX 453和RX 454)。一般地，该电路可以用于执行序列化操作、反序列化操作以及经由主要互连480的数据发送和接收。可以存在保存状态管理器451并且当第一PHY 450处于低功率状态时，保存状态管理器451可以用于保存关于第一PHY 450的配置和其它状态信息。另外，可以存在编码器452以执行例如根据8b/10b协议的线路编码。

如图6进一步所示，可以存在机械接口458。该机械接口458可以为提供来自根组件(root complex)480的通信的给定互连，并且更具体地为提供经由主要互连480来自第一PHY 450或到第一PHY 450的通信的给定互连。在各个实施例中，该机械互连可以为通过半导体设备的引脚的形式，例如球栅阵列(BGA)或通过孔连接而贴装或电镀的其它表面。

除了这些主要通信机制之外，额外的通信接口可以为通过低功率串行(LPS)PHY单元455的形式，LPS PHY单元455通过包括软件层416、处理层421、以及链路层431的单独堆栈被耦合在核心410与一个或多个片外设备460a-c之间，片外设备460a-c可以为各种低数据速率外围设备，例如传感器、加速计、温度传感器、全球定位系统(GPS)电路、指南针电路、触摸屏电路、键盘电路、鼠标电路等。应当注意在各个实施例中，边带互连470和主要互连480可以耦合在SoC 400与另一半导体组件(例如，另一IC)之间，例如多波段无线电解决方案。

使用根据实施例的测试装置设计的设备可以在许多不同系统类型中实现。现在参考图7，所示的是根据本发明实施例的系统的框图。如图7所示，多处理器系统700为点对点互连系统，并且包括经由点对点互连750耦合的第一处理器770和第二处理器780。如图7所示，处理器770和780中的每个可以为多核处理器，包括第一处理器核心和第二处理器核心(即，处理器核心774a和774b以及处理器核心784a和784b)，尽管在处理器中可以潜在地存在更多的核心。

仍然参考图7，第一处理器770进一步包括存储器控制器中枢(MCH)772和点对点(P-P)接口776和778。类似地，第二处理器780包括MCH782和P-P接口786和788。如图7中所示，MCH 772和782将处理器耦合至相应的存储器，即存储器732和存储器734，其可以是本地地连接到相应处理器的系统存储器(例如，DRAM)的一部分。第一处理器770和第二处理器780可以分别经由P-P互连752和754被耦合至芯片组790。如图7中所示，芯片组790包括P-P接口794和798。

此外，芯片组790包括接口792以通过P-P互连739使芯片组790与高性能图形引擎738相耦合。相反，芯片组790可以经由接口796被耦合至第一总线716。如图7中所示，各个输入/输出(I/O)设备714可以被耦合至第一总线716以及将第一总线716耦合至第二总线720的总线桥718。在一个实施例中，各个设备可以被耦合至第二总线720，这包括例如键盘/鼠标722、通信设备726和数据存储单元728(例如，磁盘驱动器或其它大容量存储设备，其可以包括代码730)。进一步地，音频I/O 724可以被耦合至第二总线720。可以将实施例并入其它类型的系统，其包括移动设备，例如智能蜂窝电话、平板计算机、上网本等。

以下示例关于进一步的实施例。

在实施例中，装置包括FPGA，所述FPGA包括用于根据CML信令而传输第一信号的第一发射器，以及用于根据所述CML信令而接收第二信号的第一接收器；以及接口电路，其用于将所述FPGA耦合至根据电压模式信令进行通信的设备，所述接口电路用于使由所述第一发射器根据所述CML信令而传输的所述第一信号适应于由所述设备用来接收的电压模式信令信号。

所述接口电路可以包括：第一差分传输线，其被耦合至所述FPGA的所述第一发射器；第一RF分路器，其将所述第一差分传输线耦合至第一DC块，所述第一RF分路器进一步被耦合至第一终端电路；以及第一RF偏压T型装置，其被耦合至所述第一DC块以根据所述电压模式信令而向所述设备提供所述第一信号。

所述接口电路进一步可以包括第一开关，其被耦合至所述第一RF偏压T型装置以将选择的电压耦合至所述第一RF偏压T型装置的第一端口。

所述FPGA可以包括IO接口以将开关控制信号传输至所述第一开关以从第一多个电压中选择所述选择的电压。

所述设备可以包括具有用于根据所述电压模式信令而接收信号的第二接收器以及用于根据所述电压模式信令而发送信号的第二发射器的IC，所述第二接收器和所述第二发射器包括根据MIPI M-PHY规范的物理层。

所述FPGA可以包括正在开发的IC的逻辑，所述正在开发的IC包括具有根据PCI规范的上层和根据所述MIPI M-PHY规范的物理层的通信协议栈。

所述接口电路可以包括被耦合至所述IC的所述第二发射器的第二差分传输线以根据所述电压模式信令而接收所述第二信号，第二RF分路器以将所述第二差分传输线耦合至所述FPGA的第二IO接口，以及第三RF分路器以将所述第二RF分路器耦合至第二DC块，其中所述第二DC块用于根据所述CML信令而向所述FPGA的所述第一接收器提供所述第二信号。

所述装置可以包括第二电压源，所述第二电压源用于将至少一个选择的阈值电压耦合至所述FPGA的所述第二IO接口。

所述第二IO接口可以包括多个组，每个组包括比较器以将所述第二差分传输线的正部分和负部分中的一个上的电平与对应的所选择的电压电平进行比较并且输出比较信号。

采集逻辑可以从所述多个组中的每个组接收所述比较信号并且向状态机逻辑提供链路状态信号。

所述第三RF分路器可以包括正分路器电路以将所述第二RF分路器的正分路器电路和所述第二DC块的正DC块耦合，以及负分路器电路以将所述第二RF分路器的负分路器电路和所述第二DC块的负DC块耦合。

所述装置可以包括被耦合至所述第三RF分路器的所述正分路器电路的第一端口的第一终端阻抗，以及被耦合至所述第三RF分路器的所述负分路器电路的第一端口的第二终端阻抗。

所述装置可以包括第二开关以当在所述第二差分传输线上传输活动信号时，将所述第一终端阻抗和所述第二终端阻抗可切换地耦合。

在实施例中，一种方法包括：从第一IC的发射器发送CML信号，并且通过接口电路发送所述CML信号以将与所述CML信号对应的电压模式信号耦合至第二IC的接收器，这包括经由第一终端电路而终止所述CML信号以及将所述第一信号AC耦合至第一RF偏压T型装置的第一端口；将选择的电压切换至所述第一RF偏压T型装置的第二端口；并且将所述电压模式信号从所述第一RF偏压T型装置的第三端口输出到所述第二IC的所述接收器。

在所述方法中，将所述选择的电压切换至所述第一RF偏压T型装置的所述第二端口可以包括：响应于在被耦合至所述第一RF偏压T型装置的所述第二端口的第一开关中从所述第一IC接收到的开关控制信号，经由所述第一开关而耦合所述选择的电压。

所述方法可以包括在所述第一IC与所述第二IC之间传输信号以验证正在开发的IC的电路，所述电路在所述第一IC中被可编程地配置，其中，所述第一IC为FPGA。

所述方法可以包括从所述第二IC的发射器沿第二传输线来发射第二电压模式信号，分接所述第二电压模式信号以向所述第一IC的IO组提供分接的信号，在所述第一IC中将所述分接的信号与至少一个阈值电压进行比较，基于所述比较而确定所述第二传输线上的状态，并且基于所述确定而控制所述第二电压模式信号的终止以获取第二CML信号。

所述方法可以包括在所述第一IC的接收器中接收所述第二CML信号。

在实施例中，系统可以具有FPGA，所述FPGA包括用于根据CML信令而传输第一信号的第一发射器，以及用于根据所述CML信令而接收第二信号的第一接收器；第一接口，其用于根据TTL信令而进行通信；第二接口，其用于根据低电压差分信令而进行通信；以及正在开发的集成电路的逻辑。进而，接口电路可以将所述FPGA耦合至根据电压模式信令进行通信的DUT，所述集成电路使由所述第一发射器根据所述CML信令而传输的所述第一信号适应于由所述DUT用来接收的电压模式信令。可以被耦合至所述接口电路的所述DUT，并且包括收发器以根据所述电压模式信令进行通信。

所述接口电路包括：第一差分传输线，其被耦合至所述FPGA的所述第一发射器；第一RF分路器，其将所述第一差分传输线耦合至第一DC块，所述第一RF分路器进一步被耦合至第一终端电路；以及第一RF偏压T型装置，其具有被耦合至所述第一DC块的第一端口，并且具有用于根据所述电压模式信令而向所述DUT提供所述第一信号的第二端口，以及被耦合至第一开关以接收选择的电压的第三端口。

所述接口电路可以进一步包括：第二差分传输线，其被耦合至所述DUT的所述收发器以根据所述电压模式信令而接收所述第二信号；第二RF分路器，其将所述第二差分传输线耦合至所述FPGA的所述第二接口，以及第三RF分路器，其将所述第二RF分路器耦合至第二DC块，其中，所述第二DC块用于根据所述CML信令而向所述FPGA的所述第一接收器提供所述第二信号。

所述第二接口可以包括多个组，每个组包括比较器以将所述第二差分传输线的正部分和负部分中的一个上的电平与对应的选择的电压电平进行比较并且输出比较信号；以及采集逻辑以从所述多个组中的每个组接收所述比较信号并且向所述正在开发的集成电路的所述逻辑的状态机逻辑提供链路状态信号。

所述FPGA和所述DUT可以为被耦合至电路板的集成电路，并且所述集成电路包括所述电路板的导体中的至少一个以及被耦合至所述电路板的组件。

在另一实施例中，一种装置包括适应于被耦合至第一集成电路和第二集成电路的接口逻辑，其中，所述接口逻辑被配置为将要从所述第一集成电路发送的电流模式逻辑的第一信号转化为要由所述第二集成电路接收的电压模式逻辑的第二信号，并且将要由所述第二集成电路发送的所述电压模式逻辑的第三信号转化为要由所述第一集成电路接收的所述电流模式逻辑的第四信号。

所述接口逻辑可以包括第一差分传输线，其被耦合至所述第一集成电路的发射器；第一RF分路器，其用于将所述第一差分传输线耦合至第一DC块，所述第一RF分路器进一步被耦合至第一终端电路；以及第一RF偏压T型装置，其被耦合至所述第一DC块以向所述第二集成电路提供所述电压模式逻辑的所述第二信号。

所述接口电路可以进一步包括：第一开关，其被耦合至所述第一RF偏压T型装置以将选择的电压耦合至所述第一RF偏压T型装置的第一端口，并且其中，所述第一集成电路进一步包括IO接口，所述IO接口用于将开关控制信号传输至所述第一开关以从多个电压中选择所述选择的电压。

所述接口逻辑还可以包括第二差分传输线，其被耦合至所述第二集成电路的发射器以根据所述电压模式逻辑而接收所述第二信号；第二RF分路器，其用于将所述第二差分传输线耦合至所述第一集成电路的第二IO接口；以及第三RF分路器，其用于将所述第二RF分路器耦合至第二DC块，其中，所述第二DC块用于根据所述电流模式逻辑向所述第一集成电路的接收器提供所述第四信号。

所述第二IO接口可以包括多个组，每个组包括比较器以将所述第二差分传输线的正部分和负部分中的一个上的电平与对应的选择的电压电平进行比较并且输出比较信号；以及采集逻辑以从所述多个组中的每个组接收所述比较信号并且向所述第一集成电路的状态机逻辑提供链路状态信号。

可以以代码来实现实施例并且实施例可以被存储在非瞬时性存储介质上，所述非瞬时性存储介质具有存储于其上的指令，该指令可以用于对系统进行编程以执行所述指令。所述存储介质可以包括但不限于任何类型的盘，包括软盘、光学盘、固态驱动器(SSD)、光盘只读存储器(CD-ROM)、可重写光盘(CD-RW)、以及磁光盘、半导体设备例如只读存储器(ROM)、随机存取存储器(RAM)例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、可擦可编程只读存储器(EPROM)、闪速存储器、电可擦可编程只读存储器(EEPROM)、磁或光卡、或适合于存储电子指令的任何其它类型的介质。

虽然关于有限数量的实施例而描述了本发明，但是本领域技术人员将理解许多所述实施例的修改和变型。目的在于，所附权利要求覆盖落入本发明的真实精神和范围内的所有这样的修改和变型。

Claims

1.一种装置，包括：

现场可编程门阵列(FPGA)，所述FPGA包括用于根据电流模式逻辑(CML)信令而传输第一信号的第一发射器，以及用于根据所述CML信令而接收第二信号的第一接收器；以及

接口电路，其用于将所述FPGA耦合至根据电压模式信令进行通信的设备，所述接口电路用于使由所述第一发射器根据所述CML信令而传输的所述第一信号适应于由所述设备用来接收的电压模式信令信号。

2.根据权利要求1所述的装置，其中，所述接口电路包括：

第一差分传输线，其被耦合至所述FPGA的所述第一发射器；

第一射频(RF)分路器，其将所述第一差分传输线耦合至第一DC块，所述第一RF分路器进一步被耦合至第一终端电路；以及

第一RF偏压T型装置，其被耦合至所述第一DC块以根据所述电压模式信令而向所述设备提供所述第一信号。

3.根据权利要求2所述的装置，其中，所述接口电路进一步包括第一开关，所述第一开关被耦合至所述第一RF偏压T型装置以将选择的电压耦合至所述第一RF偏压T型装置的第一端口。

4.根据权利要求3所述的装置，其中，所述FPGA进一步包括输入/输出(IO)接口，所述IO接口用于将开关控制信号传输至所述第一开关以从第一多个电压中选择所述选择的电压。

5.根据权利要求1所述的装置，其中，所述设备包括具有用于根据所述电压模式信令而接收信号的第二接收器以及用于根据所述电压模式信令而发送信号的第二发射器的集成电路(IC)，所述第二接收器和所述第二发射器包括根据移动行业处理器接口(MIPI)MIPI M-PHY规范的物理层。

6.根据权利要求5所述的装置，其中，所述FPGA包括正在开发的IC的逻辑模块，所述正在开发的IC包括具有根据外围设备互连(PCI)规范的上层和根据所述MIPI M-PHY规范的物理层的通信协议栈。

7.根据权利要求5所述的装置，其中，所述接口电路包括：

第二差分传输线，所述第二差分传输线被耦合至所述IC的所述第二发射器以根据所述电压模式信令而接收所述第二信号；

第二RF分路器，其用于将所述第二差分传输线耦合至所述FPGA的第二输入/输出(IO)接口；以及

第三RF分路器，其用于将所述第二RF分路器耦合至第二DC块，其中，所述第二DC块用于根据所述CML信令而向所述FPGA的所述第一接收器提供所述第二信号。

8.根据权利要求7所述的装置，进一步包括第二电压源以将至少一个选择的阈值电压耦合至所述FPGA的所述第二IO接口。

9.根据权利要求8所述的装置，其中，所述第二IO接口包括多个组，每个组包括比较器以将所述第二差分传输线的正部分和负部分中的一个上的电平与对应的选择的电压电平进行比较并且输出比较信号。

10.根据权利要求9所述的装置，进一步包括采集模块以用于从所述多个组中的每个组接收所述比较信号并且向状态机逻辑提供链路状态信号。

11.根据权利要求7所述的装置，其中，所述第三RF分路器包括：

正分路器电路，其用于将所述第二RF分路器的正分路器电路和所述第二DC块的正DC块耦合；以及

负分路器电路，其用于将所述第二RF分路器的负分路器电路和所述第二DC块的负DC块耦合。

12.根据权利要求11所述的装置，进一步包括被耦合至所述第三RF分路器的所述正分路器电路的第一端口的第一终端阻抗，以及被耦合至所述第三RF分路器的所述负分路器电路的第一端口的第二终端阻抗。

13.根据权利要求12所述的装置，进一步包括第二开关以当在所述第二差分传输线上传输活动信号时，将所述第一终端阻抗和所述第二终端阻抗可切换地耦合。

14.一种方法，包括：

从第一集成电路(IC)的发射器发送电流模式逻辑(CML)信号；并且

通过接口电路传输所述CML信号以将与所述CML信号对应的电压模式信号耦合至第二IC的接收器，这包括：

经由第一终端电路而终止所述CML信号并且将所述第一信号AC耦合至第一射频(RF)偏压T型装置的第一端口；

将选择的电压切换至所述第一RF偏压T型装置的第二端口；并且

将所述电压模式信号从所述第一RF偏压T型装置的第三端口输出到所述第二IC的所述接收器。

15.根据权利要求14所述的方法，其中，将所述选择的电压切换至所述第一RF偏压T型装置的所述第二端口包括：响应于在被耦合至所述第一RF偏压T型装置的所述第二端口的第一开关中从所述第一IC接收到的开关控制信号，经由所述第一开关而耦合所述选择的电压。

16.根据权利要求14所述的方法，进一步包括在所述第一IC与所述第二IC之间传输信号以验证正在开发的IC的电路，所述电路在所述第一IC中被可编程地配置，其中，所述第一IC包括现场可编程门阵列(FPGA)。

17.根据权利要求14所述的方法，进一步包括：

从所述第二IC的发射器沿第二传输线而发射第二电压模式信号；

分接所述第二电压模式信号以向所述第一IC的输入/输出(IO)组提供分接的信号；

在所述第一IC中将所述分接的信号与至少一个阈值电压进行比较；

基于所述比较而确定所述第二传输线上的状态；并且

基于所述确定而控制所述第二电压模式信号的终止以获取第二CML信号。

18.根据权利要求17所述的方法，进一步包括在所述第一IC的接收器中接收所述第二CML信号。

19.一种系统，包括：

现场可编程门阵列(FPGA)，所述FPGA包括：

用于根据电流模式逻辑(CML)信令而传输第一信号的第一发射器，以及用于根据所述CML信令而接收第二信号的第一接收器；

第一接口，其用于根据晶体管-晶体管逻辑(TTL)信令而进行通信；

第二接口，其用于根据低电压差分信令而进行通信；以及

正在开发的集成电路的逻辑；

接口模块，其用于将所述FPGA耦合至根据电压模式信令进行通信的被测设备(DUT)，所述接口模块用于使由所述第一发射器根据所述CML信令而传输的所述第一信号适应于由所述DUT用来接收的电压模式信令；并且

被耦合至所述接口电路的所述DUT，其中，所述DUT包括收发器以根据所述电压模式信令进行通信。

20.根据权利要求19所述的系统，其中，所述接口模块包括：

第一差分传输线，其被耦合至所述FPGA的所述第一发射器；

第一RF偏压T型装置，其具有被耦合至所述第一DC块的第一端口，并且具有用于根据所述电压模式信令而向所述DUT提供所述第一信号的第二端口，以及被耦合至第一开关以接收选择的电压的第三端口。

21.根据权利要求19所述的系统，其中，所述接口模块包括：

第二差分传输线，其被耦合至所述DUT的所述收发器以根据所述电压模式信令而接收所述第二信号；

第二RF分路器，其将所述第二差分传输线耦合至所述FPGA的所述第二接口，以及第三RF分路器，其将所述第二RF分路器耦合至第二DC块，其中，所述第二DC块用于根据所述CML信令而向所述FPGA的所述第一接收器提供所述第二信号。

22.根据权利要求21所述的系统，其中，所述第二接口包括：

多个组，每个组包括比较器以将所述第二差分传输线的正部分和负部分中的一个上的电平与对应的选择的电压电平进行比较并且输出比较信号；以及

采集模块，其用于从所述多个组中的每个组接收所述比较信号并且向所述正在开发的集成电路的所述逻辑的状态机逻辑提供链路状态信号。

23.根据权利要求19所述的系统，其中，所述FPGA和所述DUT为被耦合至电路板的集成电路，并且所述接口模块包括所述电路板的导体中的至少一个以及被耦合至所述电路板的组件。

24.一种装置，包括：

接口模块，其适应于被耦合至第一集成电路和第二集成电路，其中，所述接口模块用于将要从所述第一集成电路发送的电流模式逻辑的第一信号转化为要由所述第二集成电路接收的电压模式逻辑的第二信号，并且将要由所述第二集成电路发送的所述电压模式逻辑的第三信号转化为要由所述第一集成电路接收的所述电流模式逻辑的第四信号。

25.根据权利要求24所述的装置，其中，所述接口模块包括：

第一差分传输线，其被耦合至所述第一集成电路的发射器；

第一RF偏压T型装置，其被耦合至所述第一DC块以向所述第二集成电路提供所述电压模式逻辑的所述第二信号。

26.根据权利要求25所述的装置，其中，所述接口模块进一步包括：

第一开关，其被耦合至所述第一RF偏压T型装置以将选择的电压耦合至所述第一RF偏压T型装置的第一端口，并且其中，所述第一集成电路进一步包括输入/输出(IO)接口以用于向所述第一开关传输开关控制信号而从多个电压中选择所述选择的电压。

27.根据权利要求24所述的装置，其中，所述接口模块包括：

第二差分传输线，其被耦合至所述第二集成电路的发射器以根据所述电压模式逻辑而接收所述第二信号；

第二RF分路器，其用于将所述第二差分传输线耦合至所述第一集成电路的第二输入/输出(IO)接口；以及

第三RF分路器，其用于将所述第二RF分路器耦合至第二DC块，其中，所述第二DC块用于根据所述电流模式逻辑向所述第一集成电路的接收器提供所述第四信号。

28.根据权利要求27所述的装置，其中，所述第二IO接口包括多个组，每个组包括比较器模块以用于将所述第二差分传输线的正部分和负部分中的一个上的电平与对应的选择的电压电平进行比较并且输出比较信号，以及采集模块以用于从所述多个组中的每个组接收所述比较信号并且向所述第一集成电路的状态机逻辑提供链路状态信号。