CN216387278U - 三级测试装置及系统 - Google Patents

Abstract

本实用新型提供了一种三级测试装置及系统，位于第二级的主机箱内有并行的多个第二FPGA，位于第三级的测试头包括总FPGA和与其分别串联的多个第三FPGA，位于第一级的第一FPGA输出测试触发信号给多个第二FPGA，通过多个第二FPGA输出对应的测试指令，总FPGA接收测试指令后发送至对应的第三FPGA，以触发其所在的电路板对被测器件进行测试。该装置在测试头中包括总FPGA，通过该总FPGA接收主机箱中的多个第二FPGA输出的测试指令，并将该测试指令发送至与该总FPGA分别串联的第三FPGA，进而对被测器件进行测试，由于测试头内的FPGA并没有公用同一组通信线路，从而可以提高抗干扰能力和通信效率。

Description

三级测试装置及系统

技术领域

本实用新型涉及功率器件半导体自动化测试技术领域，尤其是涉及一种三级测试装置及系统。

背景技术

半导体自动化测试是指利用ATE(Automatic Test Equipment，自动测试设备)对DUT(Device Under Test，被测器件)的各项参数指标进行检测，剔除残次品以控制半导体器件的出厂品质。半导体自动化测试对于时序的要求较高，因此多采用便于进行时序控制的FPGA(Field-Programmable Gate Array，现场可编程逻辑门阵列)作为控制器。由于ATE中经常存在短距离内多颗FPGA之间进行通信的需求，如果按照级数分，可以达到3级甚至4级FPGA之间的通信。相关技术中，每级FPGA之间的通信均采用并行总线通信协议，其特点为同一级内所有FPGA公用同一组数据线、地址线及其辅助信号线。在高压ATE中，由于在DUT处通常存在极高的电压变化率和电流变化率，其对于ATE内部的FPGA通信线路而言是一个很强的干扰源，而相关技术中的通信方式容易出现抗干扰能力较差的问题，并且，同一级内的FPGA公用同一组数据线、地址线及其辅助信号线，在进行通信时，只能按照FPGA的顺序依次进行数据发送，由于测试时通常需要遍历访问每一颗FPGA，导致通信效率较低。

实用新型内容

本实用新型的目的在于提供一种三级测试装置及系统，以缓解了现有技术中存在的抗干扰性能力较差，且通信效率较低的技术问题。

本实用新型提供的一种三级测试装置，包括：位于第一级的第一FPGA，位于第二级的主机箱和位于第三级的测试头；主机箱内设置有并行的多个第二FPGA，测试头包括总FPGA和与总FPGA分别串联的多个第三FPGA；第一FPGA通过多个第二FPGA与总FPGA相连；第一FPGA用于向多个第二FPGA输出测试触发信号；多个第二FPGA用于接收测试触发信号，输出测试触发信号对应的测试指令；总FPGA用于接收测试指令，将测试指令发送至测试指令对应的第三FPGA；第三FPGA用于在接收到测试指令时，触发第三FPGA所在的电路板对被测器件进行测试。

进一步的，第一FPGA与多个第二FPGA之间采用并行通信协议进行通信；多个第二FPGA相互之间采用并行通信协议进行通信。

进一步的，多个第二FPGA与总FPGA之间采用串行通信协议进行通信；总FPGA与多个第三FPGA之间采用串行通信协议进行通信。

进一步的，串行通信协议支持全双工通信模式，以及低电压差分信号通信模式。

进一步的，总FPGA还用于读取测试指令中的指令标识信息，将测试指令发送给指令标识信息对应的第三FPGA。

进一步的，总FPGA还用于当读取到的指令标识信息与总FPGA匹配时，触发总FPGA所在的电路板对所述被测器件进行测试。

进一步的，多个第二FPGA与总FPGA之间通过带有接地屏蔽层的通信线缆连接。

进一步的，总FPGA与每个第三FPGA之间设置有对应的连接通路。

本实用新型提供的一种三级测试系统，包括：上述任一项的三级测试装置和被测器件。

进一步的，系统还包括与第一FPGA连接的终端设备；终端设备用于接收用户输入的初始测试指令，将初始测试指令发送至第一FPGA，以通过第一FPGA输出测试触发信号。

本实用新型提供了一种三级测试装置及系统，包括位于第一级的第一FPGA，位于第二级的主机箱和位于第三级的测试头。主机箱内有并行的多个第二FPGA，测试头包括总FPGA和与总FPGA分别串联的多个第三FPGA，第一FPGA通过多个第二FPGA与总FPGA相连，第一FPGA输出测试触发信号给多个第二FPGA，多个第二FPGA接收后输出对应的测试指令给总FPGA，总FPGA接收后发送至对应的第三FPGA；第三FPGA接收后触发其所在的电路板对被测器件进行测试。该装置在测试头中包括总FPGA，通过该总FPGA接收主机箱中的多个第二FPGA输出的测试指令，并将该测试指令发送至与该总FPGA分别串联的第三FPGA，进而对被测器件进行测试，由于测试头内的FPGA并没有公用同一组通信线路，从而可以提高抗干扰能力和通信效率。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型实施例提供的一种三级测试系统的结构示意图；

图2为本实用新型实施例提供的一种三级测试装置示意图；

图3为本实用新型实施例提供的另一种三级测试装置示意图；

图4为本实用新型实施例提供的一种主机箱的结构示意图；

图5为本实用新型实施例提供的一种测试头的示意图；

图6为本实用新型实施例提供的另一种三级测试系统的结构示意图。

图标：100-第一FPGA；200-第二FPGA；300-总FPGA；400-第三FPGA。

具体实施方式

下面将结合实施例对本实用新型的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在高压ATE中，通常对通信速率的要求并不高，但是参与通信的FPGA数量众多，可以达到30颗以上FPGA，比如，参见图1所示的一种三级测试系统的结构示意图；图1中以30颗FPGA为例，30颗FPGA被分为三级，包括：位于第一级的FPGA1，位于第二级的主机箱和位于第三级的测试头，还包括DUT和与FPGA1连接的终端设备，其中主机箱内设置有多个并行连接的FPGA，即图1中的FPGA2-FPGA21，测试头内设置有多个并行连接的FPGA，即图1中的FPGA22-FPGA30，同一级内的FPGA为平行关系，位于第三级的测试头内的9颗FPGA通常与FPGA2通信连接，位于第二级的主机箱内的所有FPGA与第一级的FPGA1通信连接；主机箱或测试头内部的通信线缆为内部连线，以PCB走线为主，主机箱与测试头之间的线缆为ATE外部线缆，长度可达5米，一般为多芯屏蔽线，每级FPGA之间的通信均为并行总线通信协议，虽然采用并行总线通信协议可以节省通信链路，且单根通信信号线频率较低，便于硬件实现，且通信协议简单，但由于并行通信总线天然抗干扰能力较弱，主机箱到测试头之间裸露在外的长线缆即使使用了屏蔽线，仍会受到很强的干扰，经常发生测试过程中的通信误码，导致ATE和被测器件损坏，极大的影响测试稳定性。

除此之外，并行总线各信号线均为单端走线，且线与线之间距离较近，如果提高通信速率，会在各信号线之间产生严重串扰，从而导致通信误码率上升,而且，因为所有FPGA公用同一组信号线，在进行通信时，只能一颗一颗进行数据发送，而在进行测试时，经常需要遍历访问每一颗FPGA，所以现有技术也很难提高总体的通信效率。基于此，本实用新型实施例提供了一种三级测试装置及系统，可以有效缓解上述问题，该技术可以应用于对功率器件进行半导体自动化测试的应用中。

为便于对本实施例进行理解，首先对本实用新型实施例所公开的一种三级测试装置进行详细介绍。

在一种可能的实施方式中，本实用新型实施例提供了一种三级测试装置，图2示出了一种三级测试装置示意图，包括：位于第一级的第一FPGA100,位于第二级的主机箱和位于第三级的测试头；主机箱内设置有并行的多个第二FPGA200，测试头包括总FPGA300和与总FPGA300分别串联的多个第三FPGA400；第一FPGA100通过多个第二FPGA200与总FPGA300相连；第一FPGA100用于向多个第二FPGA200输出测试触发信号；多个第二FPGA200用于接收测试触发信号，输出测试触发信号对应的测试指令；总FPGA300用于接收测试指令，将测试指令发送至测试指令对应的第三FPGA400；第三FPGA400用于在接收到测试指令时，触发第三FPGA400所在的电路板对被测器件进行测试。

上述第一FPGA100的数量通常为一个，当然也可以根据实际需求设置多个；上述第二FPGA200的数量可以是一个或多个，第三FPGA400的数量也可以是一个或多个，具体可以根据实际需求进行设置；上述总FPGA300的数量一般为一个；上述主机箱内部会根据ATE测试需求不同，配置多块资源板卡，这些资源板卡种类多样，相互之间的依赖性不强，可以根据需求进行任意配置。无论是何种资源板卡，一般都需要放置专用的控制FPGA，因此，多个第二FPGA200主要是主机箱内资源板卡上的FPGA；测试头内通常也会配置多块资源板卡，所配置的资源板卡通常也需要放置专用的FPGA，本实施例中，可以选择测试头中的其中一块资源板卡作为测试头与主机箱之间的通信用板卡，即总FPGA300所在的资源板卡，测试头内的其他资源板卡均与该资源板卡进行通信，减少了测试头与主机箱之间通信接口的数量，因此，多个第三FPGA400主要是测试头内除总FPGA300所在资源板卡之外的其他资源板卡上的FPGA。

为方便理解，参见图3所示的另一种三级测试装置示意图，图3中仍以30颗FPGA为例，30颗FPGA被分为三级，包括：位于第一级的第一FPGA，即FPGA 1，位于第二级的主机箱和位于第三级的测试头；主机箱内设置有并行的多个第二FPGA，即FPGA2-FPGA21，测试头包括总FPGA，即FPGA22，和与总FPGA分别串联的多个第三FPGA，即FPGA23-FPGA30，FPGA23-FPGA30为并行的关系，FPGA23-FPGA30分别与FPGA22连接，FPGA1通过FPGA2-FPGA21与FPGA22相连。

上述测试触发信号可以是采用指定通信协议的通信指令，比如，采用并行通信协议的通信指令等；上述测试指令可以是采用另一种指定通信协议的通信指令，比如，采用串行通信协议的通信指令等；该通信指令一般包括地址位和数据位，其中，地址位可以用于传输命令类型，数据位可以用于传输命令内容，通常在地址位需要标识出被控制的是哪颗FPGA的哪种指令，比如，以图3为例，可以通过地址位标识出被控制的是FPGA3的继电器控制指令等；数据位需要给出这种指令所需的数据，例如，FPGA3的继电器控制指令的数据位用于传输FPGA3继电器的控制状态等。

如图3所示，FPGA1用于向FPGA2-FPGA21输出测试触发信号；在实际实现时，FPGA2至FPGA21接收到的通常是采用某种指定通信协议的测试用的通信指令，可以根据通信指令的内容进行相应的控制处理；比如，FPGA2至FPGA21通常是多块PCB分别对应的控制芯片，需要通过控制芯片接收通信指令以对相应的PCB进行控制，例如，通信指令包括：继电器控制指令、AD(Analog to Digital Convert，模拟-数字信号转换)控制指令、DA(Digital toAnalog Convert，数字-模拟信号转换)控制指令等等。

FPGA2-FPGA21接收到测试触发信号后，可以输出测试触发信号对应的测试指令；比如，通过FPGA2-FPGA21可以将采用某种指定通信协议的通信指令，转换为采用另一种指定通信协议的通信指令等，通信指令的内容通常不变，只是转换了通信协议。

FPGA22用于接收测试指令，将测试指令发送至与该测试指令对应的FPGA23-FPGA30中的一个或多个；比如，如果FPGA22判断该测试指令针对的是FPGA23，则需要将该测试指令发送至FPGA23，FPGA23接收到该测试指令后，可以触发FPGA23所在的电路板对被测器件进行测试；FPGA控制这些硬件的本质通常是改变IO(Input/Output，输入/输出)口的输出电平，被FPGA控制的被测器件会检测到这些电平变化，根据电平变化的结果进行相应的操作；例如，继电器对应的FPGA的IO口是如果高电平，则继电器会闭合，如果是低电平，则继电器会断开。

本实用新型提供了一种三级测试装置及系统，包括位于第一级的第一FPGA，位于第二级的主机箱和位于第三级的测试头。主机箱内有并行的多个第二FPGA，测试头包括总FPGA和与总FPGA分别串联的多个第三FPGA，第一FPGA通过多个第二FPGA与总FPGA相连，第一FPGA输出测试触发信号给多个第二FPGA，多个第二FPGA接收后输出对应的测试指令给总FPGA，总FPGA接收后发送至对应的第三FPGA；第三FPGA接收后触发其所在的电路板对被测器件进行测试。该装置在测试头中包括总FPGA，通过该总FPGA接收主机箱中的多个第二FPGA输出的测试指令，并将该测试指令发送至与该总FPGA分别串联的第三FPGA，进而对被测器件进行测试，由于测试头内的FPGA并没有公用同一组通信线路，从而可以提高抗干扰能力和通信效率。

进一步的，第一FPGA与多个第二FPGA之间采用并行通信协议进行通信；多个第二FPGA相互之间采用并行通信协议进行通信。

上述并行通信协议也可以称为并行总线通信协议；在实际实现时，参见图4所示的一种主机箱的结构示意图；主机箱内通常需要实现多颗FPGA之间的互联，如图4中的FPGA2至FPGA21并行连接；考虑到干扰强度较小、通信速率要求不高，因此，可以使用并行总线通信协议。具体可以根据实际需求选择适合的并行总线协议，信号走线方式也可以是单端或者差分。并行总线通信协议可选范围较广，无论是单工、半双工还是全双工，差分还是单端走线均可。

进一步的，多个第二FPGA与总FPGA之间采用串行通信协议进行通信；总FPGA与多个第三FPGA之间采用串行通信协议进行通信。

上述串行通信协议也可以称为串行总线通信协议；在实际实现时，在干扰强度较高、通信距离较长或通信速率要求较高的系统中通常采用串行通信协议；对应到高压测试机使用场景中，通常会在主机箱和测试头之间，以及测试头内部，采用串行通信协议，参见图5所示的一种测试头的结构示意图；FPGA22对应测试头内的总FPGA，FPGA23-FPGA30对应多个第三FPGA，FPGA 22与FPGA23-FPGA30之间采用串行通信协议进行通信，FPGA23-FPGA30相互之间如果有通信需求，通常也会采用串行通信协议进行通信。

进一步的，串行通信协议支持全双工通信模式，以及低电压差分信号通信模式。

全双工通信模式是一种可以双向同时通信的模式，即是一种通信的双方可以同时发送和接收信息的信息交互方式；低电压差分信号(Low-Voltage DifferentialSignaling，简称LVDS)通信标准要求对每一个通信信号都采用差分传输的方式，即在传输时同时传输两根互补的信号线，而两根信号线上信号的差值才是真正需要传输的目标信号。差分对的传输利用两个输出驱动来驱动两条传输线，一条携带信号：另一条携带它的互补信号，所需的信号就是两条传输线上的电压差，它携带要传输的信号信息，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反，在这两根线上的传输的信号就是差分信号。所以对于每一个需要传输的通信信号，一般需要采用两根互补的信号线完成传输，这两根信号线一般要求等长等间距，且间距很短，这样干扰源通常会均等的耦合至这两根信号线上，而这并不影响这两根互补信号线上信号的差值，抗干扰性较强。

差分传输还有一个优点，就是通信信号线本身的对外辐射很小。因为每根差分信号线附近都有一根与其形成互补信号的信号线，他们传输的信号大小相等方向相反，对外界产生的辐射也是大小相等方向相反，因此每一对差分信号对产生的对外辐射绝大部分会被相互抵消，从而对外界的电磁辐射很小。

约束并行总线通信协议通信速率的重要原因就是其信号线之间的串扰问题，随着通信速率提高，信号线之间的串扰成大幅增加，导致误码率大大提高，因此并行总线通信协议很难将通信速率提高。而串行通信总线协议通过LVDS通信标准，极大的降低了信号线之间的串扰，从而使高速通信成为了可能，一般一根10米以内的LVDS通信速率可达1Gbps，有效提高了通信速度。

因为抗干扰性的提升，也可以间接提高通信速率。在保证每对差分对1Gbps的传输速率的前提下，可以实现10米的传输距离，即采用本方案主机箱与测试头之间的线缆最长可达10米，从而可以提升传输距离。

本方案采用全双工通信方式和LVDS通信标准，提高了通信信号的抗干扰性，降低了通信信号线本身的电磁辐射，提高了通信速度和通信范围。

进一步的，总FPGA还用于读取测试指令中的指令标识信息，将测试指令发送给指令标识信息对应的第三FPGA。

上述指令标识信息可以用于指示该测试指令所针对的FPGA；以图3为例，FPGA 22通常会区分收到的测试指令的类型，如果收到的测试指令中的指令标识信息与FPGA23匹配时，则将测试指令转发给该指令标识信息对应的FPGA23。

进一步的，总FPGA还用于当读取到的指令标识信息与总FPGA匹配时，触发总FPGA所在的电路板对所述被测器件进行测试。

继续以图3为例，如果FPGA 22通过区分收到的测试指令类型，确定收到的测试指令中的指令标识信息与FPGA 22自身匹配时，则控制FPGA 22自身所在的电路板对被测器件进行测试。

进一步的，多个第二FPGA与总FPGA之间通过带有接地屏蔽层的通信线缆连接。

在实际实现时，主机箱中第二FPGA与测试头中总FPGA之间的通信线缆可以采用带有接地屏蔽层的双绞线通信线缆，例如七类网线，该方案可以在保证每对差分对1Gbps的传输速率的前提下，线缆最长可达10米。

进一步的，总FPGA与每个第三FPGA之间设置有对应的连接通路。

以图3为例，FPGA23～FPGA30中的每个FPGA与FPGA22之间均采用专用的通信链路，可以同时与FPGA22之间完成通信，间接提升通信速率。

本方案在多个第二FPGA与总FPGA之间，以及总FPGA与多个第三FPGA之间采用串行通信协议进行通信，并采用全双工通信方式和LVDS通信标准，提高了通信信号的抗干扰性，降低了通信信号线本身的电磁辐射，提高了通信速度和通信范围。

在上述实施例的基础上，本实用新型实施例还提供了另一种三级测试系统，包括：上述任一项的三级测试装置和被测器件。

进一步的，系统还包括与第一FPGA连接的终端设备；终端设备用于接收用户输入的初始测试指令，将初始测试指令发送至第一FPGA，以通过第一FPGA输出测试触发信号。

为了便于理解，图6出了另一种三级测试系统的结构示意图，如图6示，终端设备与FPGA1连接，用于接收用户输入的初始测试指令，FPGA1位于终端设备与主机箱之间，用于接收用户通过终端设备发出的初始测试指令，对初始测试指令进行解码，实现一对多通信。终端设备可以为PC(personal computer，个人计算机),这里的解码可以理解为是对通信协议的转变，在实际实现时，PC和FPGA1之间的通信一般采用PCIE(peripheral componentinterconnect express，一种高速串行计算机扩展总线标准)通信协议，考虑到FPGA1后面可能要控制很多继电器，采用PCIE协议进行通信会不方便，因此，FPGA1的重要工作就是将PC发来的采用PCIE协议的通信信号转换成后面的FPGA需要的通信协议的通信信号，如并行通信协议的通信信号，但是FPGA1接收和发出的测试指令内容不变，只是改变了通信协议。

在本实用新型的描述中，需要说明的是,被测器件并不参与整个通信系统，只是多个FPGA控制的相应的PCB，以对DUT完成测试，可以理解为，PC通过上述一系列通信方式，实现对具体PCB的控制，以完成对被测器件的测试。

本实用新型实施例提供的三级测试系统，在测试头中包括总FPGA，通过该总FPGA接收主机箱中的多个第二FPGA输出的测试指令，并将该测试指令发送至与该总FPGA分别串联的第三FPGA，进而对被测器件进行测试，由于测试头内的FPGA并没有公用同一组通信线路，从而可以提高抗干扰能力和通信效率。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (10)

1.一种三级测试装置，其特征在于，包括：位于第一级的第一FPGA，位于第二级的主机箱和位于第三级的测试头；所述主机箱内设置有并行的多个第二FPGA，所述测试头包括总FPGA和与所述总FPGA分别串联的多个第三FPGA；所述第一FPGA通过多个所述第二FPGA与所述总FPGA相连；

所述第一FPGA用于向多个所述第二FPGA输出测试触发信号；

多个所述第二FPGA用于接收所述测试触发信号，输出所述测试触发信号对应的测试指令；

所述总FPGA用于接收所述测试指令，将所述测试指令发送至所述测试指令对应的第三FPGA；

所述第三FPGA用于在接收到所述测试指令时，触发所述第三FPGA所在的电路板对被测器件进行测试。

2.根据权利要求1所述的三级测试装置，其特征在于，所述第一FPGA与多个所述第二FPGA之间采用并行通信协议进行通信；多个所述第二FPGA相互之间采用并行通信协议进行通信。

3.根据权利要求1所述的三级测试装置，其特征在于，多个所述第二FPGA与所述总FPGA之间采用串行通信协议进行通信；所述总FPGA与多个所述第三FPGA之间采用串行通信协议进行通信。

4.根据权利要求3所述的三级测试装置，其特征在于，所述串行通信协议支持全双工通信模式，以及低电压差分信号通信模式。

5.根据权利要求1所述的三级测试装置，其特征在于，所述总FPGA还用于读取所述测试指令中的指令标识信息，将所述测试指令发送给所述指令标识信息对应的第三FPGA。

6.根据权利要求5所述的三级测试装置，其特征在于，所述总FPGA还用于当读取到的所述指令标识信息与所述总FPGA匹配时，触发所述总FPGA所在的电路板对所述被测器件进行测试。

7.根据权利要求1所述的三级测试装置，其特征在于，多个所述第二FPGA与所述总FPGA之间通过带有接地屏蔽层的通信线缆连接。

8.根据权利要求1所述的三级测试装置，其特征在于，所述总FPGA与每个所述第三FPGA之间设置有对应的连接通路。

9.一种三级测试系统，其特征在于，包括：权利要求1-8任一项所述的三级测试装置和被测器件。

10.根据权利要求9所述的三级测试系统，其特征在于，所述系统还包括与第一FPGA连接的终端设备；

所述终端设备用于接收用户输入的初始测试指令，将所述初始测试指令发送至所述第一FPGA，以通过所述第一FPGA输出测试触发信号。

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