CN210836089U - 一种数字化嵌入式录波器主板 - Google Patents

Abstract

本实用新型提出了一种数字化嵌入式录波器主板，通过设置多个数据采集口和多路数据收发器组成多条以太网数据采集通道，其中，数据采集口包括RJ45接口和光纤接口，设置多条以太网数据采集通道可以同时通过光电采集方式高速采集多路数据，多路数据合并后送入网络处理器的以太网接口；通过设置网络处理器带多路以太网接口，可以实现每路以太网数据的隔离，同时为高速采集多路数据提供接口，通过设置多条以太网采集通道和带多路以太网接口的网络处理器，进而解决数字化保护或录波器等智能变电站二次设备吞吐量不足的问题。

Description

一种数字化嵌入式录波器主板

技术领域

本实用新型涉及录波器通信领域，尤其涉及一种数字化嵌入式录波器主板。

背景技术

以太网通信具有网络结构多样化的特点，针对不同的使用需要可采用多种不同的网络拓扑结构，如点对点通信或数据交换总线方式等。由于数字化保护或录波器等智能变电站二次设备一般都要采集多路模拟量信号，如果需要同时高速采集上百条通道的数据，采集系统的数据通吞吐量必须达到600MBps以上，目前主流的数据采集存储系统的最大采样能力可达500MBps左右，但不能长时间高速采样，最大速度持续工作时间只能达到几十秒。因此，为解决上述问题，本实用新型提供一种数字化嵌入式录波器主板，通过增设多路以太网交换芯片将多路以太网数据合并到一路中然后送入处理器的以太网接口中，提高系统的吞吐量，实现多路数据采集。

实用新型内容

有鉴于此，本实用新型提出了一种数字化嵌入式录波器主板，通过增设多路以太网交换芯片将多路以太网数据合并到一路中然后送入处理器的以太网接口中，提高系统的吞吐量，实现多路数据采集。

本实用新型的技术方案是这样实现的：本实用新型提供了一种数字化嵌入式录波器主板，其包括网络处理器和FPGA芯片，还包括多个数据采集口和多路数据收发器；

多个数据采集口分别与多路数据收发器的接收端一一对应电性连接，多路数据收发器的发送端分别通过MII总线与FPGA芯片电性连接，FPGA芯片通过PCI-Express总线与网络处理器电性连接。

在以上技术方案的基础上，优选的，数据采集口包括RJ45接口和光纤接口；

数据收发器包括千兆以太网PHY芯片和百兆以太网PHY芯片；

RJ45接口与千兆以太网PHY芯片的接收端电性连接，千兆以太网PHY芯片的发送端通过RGMII总线与网络处理器电性连接；

光纤接口与百兆以太网PHY芯片的接收端电性连接，百兆以太网PHY芯片的发送端通过MII总线与FPGA芯片电性连接，FPGA芯片通过PCI-Express总线与网络处理器电性连接。

进一步优选的，网络处理器包括PCI接口和多路GMAC接口；

FPGA芯片通过PCI-Express总线与PCI接口电性连接，多个千兆以太网PHY芯片的发送端分别通过RGMII总线与多个GMAC接口一一对应电性连接。

在以上技术方案的基础上，优选的，还包括多个SATA硬盘；所述网络控制器还包括多个SATA接口；

多个SATA硬盘与多个SATA接口一一对应电性连接。

在以上技术方案的基础上，优选的，还包括第一DDR2内存器和第二DDR2内存器；

第一DDR2内存器与FPGA电性连接，第二DDR2内存器与网络处理器电性连接。

在以上技术方案的基础上，优选的，还包括NORFLASH闪存器和NANDFLASH闪存器；

NORFLASH闪存器和NANDFLASH闪存器通过LOCAL BUS总线与网络控制器电性连接。

在以上技术方案的基础上，优选的，还包括CPLD器件；

CPLD器件通过ELBC总线与网络控制器电性连接，CPLD器件通过JTAG总线、IO总线和SPI总线与FPGA芯片电性连接。

进一步优选的，还包括MCU器件；

MCU器件通过IO总线和SPI总线与CPLD器件电性连接，MCU器件通过IO总线、UART总线、SPI总线和A/D总线与FPGA芯片电性连接。

本实用新型的一种数字化嵌入式录波器主板相对于现有技术具有以下有益效果：

(1)通过设置多个数据采集口和多路数据收发器组成多条以太网数据采集通道，其中，数据采集口包括RJ45接口和光纤接口，设置多条以太网数据采集通道可以同时通过光电采集方式高速采集多路数据，多路数据合并后送入网络处理器的以太网接口；通过设置网络处理器带多路以太网接口，可以实现每路以太网数据的隔离，同时为高速采集多路数据提供接口，通过设置多条以太网采集通道和带多路以太网接口的网络处理器，进而解决数字化保护或录波器等智能变电站二次设备吞吐量不足的问题；

(2)通过设置多个SATA硬盘、第一DDR2存储器、第二DDR2存储器、NORFLASH闪存器和NANDFLASH闪存器，可以为高速采集数据提供存储单元，防止数据拥堵，网络处理器无法快速读写数据，为提高数字化保护或录波器等智能变电站二次设备吞吐量提供数据存储基础。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本实用新型一种数字化嵌入式录波器主板的框架图；

图2为本实用新型一种数字化嵌入式录波器主板的具体结构图。

具体实施方式

下面将结合本实用新型实施方式，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本实用新型一部分实施方式，而不是全部的实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。

如图1所示，本实用新型的一种数字化嵌入式录波器主板，其包括网络处理器、FPGA芯片、多个数据采集口和多路数据收发器；具体的，多个数据采集口分别与多路数据收发器的接收端一一对应电性连接，多路数据收发器的发送端分别通过MII总线与FPGA芯片电性连接，FPGA芯片通过PCI-Express总线与网络处理器电性连接。

数据采集口用于捕获报文，并实现IEEE1588打时标，时标精度要求在10uS内。其中，数据采集口包括RJ45接口和光纤接口。RJ45接口为用于数据传输的电口，每个接口单独工作，基于TCP/IP测试的平均带宽不小于280Mbit/s；光纤接口为用于数据传输的光口，每个接口单独工作，基于TCP/IP测试的平均带宽不小于60Mbit/s，其可以是百兆光纤口或者千兆光纤口。本实施例中，包括2路RJ45接口，4路光纤接口。

数据收发器包括千兆以太网PHY芯片和百兆以太网PHY芯片；RJ45接口与千兆以太网PHY芯片的接收端电性连接，千兆以太网PHY芯片的发送端通过RGMII总线与网络处理器电性连接；光纤接口与百兆以太网PHY芯片的接收端电性连接，百兆以太网PHY芯片的发送端通过MII总线与FPGA芯片电性连接，FPGA芯片通过PCI-Express总线与网络处理器电性连接。其中，RJ45网线传输的是特殊编码的差分模拟信号，而计算机等电子设备是不支持这种信号的直接输入的。PHY芯片，主要是将这些模拟信号进行解码，通过MII等接口，将数字信号传送出去。在解码的过程中，它只是做信号的转换，而不对数字信号进行任何的处理，即使一帧有问题的数据，它也会如实的转发出去。

FPGA芯片主要完成信号的采集、传输、存储和读取功能。

网络处理器主要负责整个采集和存储系统的控制功能。如图2所示，网络处理器包括PCI接口和多路GMAC接口，其中，GMAC接口为10/100/1000Base-T以太网接口(RJ45)，支持IEEE1588，用于数据转发和存储。具体的，FPGA芯片通过PCI-Express总线与PCI接口电性连接，多个千兆以太网PHY芯片的发送端分别通过RGMII总线与多个GMAC接口一一对应电性连接，由于本实施例中，具有2路RJ45接口和4路光纤接口，因此，GMAC接口也具备两个。本实施例中，网络处理器可以是MPC8360芯片。

进一步优选的，为了实现存储数字化保护或录波器等智能变电站二次设备高速采集上百条通道的数据，本实施例中，提供了一套存储方案。如图2所示，具体的如下：

网络控制器还包括多个SATA接口，录波器主板还包括多个SATA硬盘、第一DDR2内存器、第二DDR2内存器、NORFLASH闪存器和NANDFLASH闪存器。

其中，SATA接口用于连接本地SATA硬盘，本地SATA硬盘实时存储高速采集的数据，本实施例中选用容量大于500G的硬盘。多个SATA硬盘与多个SATA接口一一对应电性连接。

第一DDR2存储器与FPGA电性连接；第二DDR2存储器与网络处理器电性连接。其中，DDR2存储器是由JEDEC(电子设备工程联合委员会)进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降沿同时进行数据传输的基本方式，但DDR2内存却拥有两倍以上一代DDR内存预读取能力(即：4bit数据读预取)。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

NORFLASH闪存器和NANDFLASH闪存器是一种电子式可清除程序化只读存储器的形式，允许在操作中被多次擦或写的存储器。其主要用于一般性数据存储，以及在电脑与其他数字产品间交换传输数据，如储存卡与U盘。NORFLASH闪存器和NANDFLASH闪存器是非易失性的存储器，所以单就保存数据而言，它是不需要消耗电力的。本实施例中，NORFLASH闪存器用于固化系统和根文件系统；NANDFLASH闪存器用于存放用户数据。NORFLASH闪存器和NANDFLASH闪存器通过LOCAL BUS总线与网络控制器电性连接。

进一步优选的，网络控制器还包括本地总线控制器；录波器主板还包括CPLD器件；CPLD器件通过ELBC总线与本地总线控制器电性连接，CPLD器件通过JTAG总线、IO总线和SPI总线与FPGA芯片电性连接。其中，CPLD器件可用于配置录波器主板电源上电电压时序、本地总线接口，并且具备SPI接口转换和看门狗功能。

进一步优选的，还包括MCU器件；MCU器件通过IO总线和SPI总线与CPLD器件电性连接，MCU器件通过IO总线、UART总线、SPI总线和A/D总线与FPGA芯片电性连接。

本实施例的有益效果为：通过设置多个数据采集口和多路数据收发器组成多条以太网数据采集通道，其中，数据采集口包括RJ45接口和光纤接口，设置多条以太网数据采集通道可以同时通过光电采集方式高速采集多路数据，多路数据合并后送入网络处理器的以太网接口；通过设置网络处理器带多路以太网接口，可以实现每路以太网数据的隔离，同时为高速采集多路数据提供接口，通过设置多条以太网采集通道和带多路以太网接口的网络处理器，进而解决数字化保护或录波器等智能变电站二次设备吞吐量不足的问题；

通过设置多个SATA硬盘、第一DDR2存储器、第二DDR2存储器、NORFLASH闪存器和NANDFLASH闪存器，可以为高速采集数据提供存储单元，防止数据拥堵，网络处理器无法快速读写数据，为提高数字化保护或录波器等智能变电站二次设备吞吐量提供数据存储基础。

以上所述仅为本实用新型的较佳实施方式而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种数字化嵌入式录波器主板，其包括网络处理器和FPGA芯片，其特征在于：还包括多个数据采集口和多路数据收发器；

多个所述数据采集口分别与多路数据收发器的接收端一一对应电性连接，多路数据收发器的发送端分别通过MII总线与FPGA芯片电性连接，FPGA芯片通过PCI-Express总线与网络处理器电性连接。

2.如权利要求1所述的一种数字化嵌入式录波器主板，其特征在于：所述数据采集口包括RJ45接口和光纤接口；

所述数据收发器包括千兆以太网PHY芯片和百兆以太网PHY芯片；

所述RJ45接口与千兆以太网PHY芯片的接收端电性连接，千兆以太网PHY芯片的发送端通过RGMII总线与网络处理器电性连接；

所述光纤接口与百兆以太网PHY芯片的接收端电性连接，百兆以太网PHY芯片的发送端通过MII总线与FPGA芯片电性连接，FPGA芯片通过PCI-Express总线与网络处理器电性连接。

3.如权利要求2所述的一种数字化嵌入式录波器主板，其特征在于：所述网络处理器包括PCI接口和多路GMAC接口；

所述FPGA芯片通过PCI-Express总线与PCI接口电性连接，多个千兆以太网PHY芯片的发送端分别通过RGMII总线与多个GMAC接口一一对应电性连接。

4.如权利要求1所述的一种数字化嵌入式录波器主板，其特征在于：还包括多个SATA硬盘；所述网络控制器还包括多个SATA接口；

多个所述SATA硬盘与多个SATA接口一一对应电性连接。

5.如权利要求1所述的一种数字化嵌入式录波器主板，其特征在于：还包括第一DDR2内存器和第二DDR2内存器；

所述第一DDR2内存器与FPGA电性连接，第二DDR2内存器与网络处理器电性连接。

6.如权利要求1所述的一种数字化嵌入式录波器主板，其特征在于：还包括NORFLASH闪存器和NANDFLASH闪存器；

所述NORFLASH闪存器和NANDFLASH闪存器通过LOCAL BUS总线与网络控制器电性连接。

7.如权利要求1所述的一种数字化嵌入式录波器主板，其特征在于：还包括CPLD器件；

所述CPLD器件通过ELBC总线与网络控制器电性连接，CPLD器件通过JTAG总线、IO总线和SPI总线与FPGA芯片电性连接。

8.如权利要求7所述的一种数字化嵌入式录波器主板，其特征在于：还包括MCU器件；

所述MCU器件通过IO总线和SPI总线与CPLD器件电性连接，MCU器件通过IO总线、UART总线、SPI总线和A/D总线与FPGA芯片电性连接。

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