CN109613491A - 一种基于fpga的高速信号采集存储及回放系统 - Google Patents

一种基于fpga的高速信号采集存储及回放系统 Download PDF

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Abstract

本发明提供了一种基于FPGA的高速信号采集存储及回放系统,包括机箱、高速背板、高速AD采集卡、大容量高速存储卡、CPU卡以及上位机采集系统管理软件。高速AD采集卡包括采集传输控制、前端雷达信号调理、高速A/D转换、数据缓存SDRAM、高速数据处理分发及回放单元。CPU卡上运行上位机采集系统管理软件，实现AD采集启停、数据分发存储、实时采样、数据回放、转储等相关功能控制。本发明解决传统高速宽带雷达采集系统中无法存储大带宽高占空比的数据原波形的问题，能满足高达10GB/s存储速度的采集记录需求，可以将信号波形与原波形一一对应，有助于数据后期应用的一致性分析，提高雷达算法可靠性。

Description

一种基于FPGA的高速信号采集存储及回放系统
技术领域
本发明属于雷达应用技术领域，具体涉及一种基于FPGA的高速信号采集存储及回放系统，可用于软件无线电，无线电情报侦测分析，雷达算法开发验证等工程应用。
背景技术
随着雷达技术的日益发展，中频雷达信号的速度不断提高，要求的采集精度也提出了新的需求。然而目前乃至将来，雷达现场工作环境日益恶劣，电磁信号中不仅包含了目标信息，还包含了急剧增多的电磁干扰，以及天气、地形等干扰信息。恶劣的现场环境给雷达信号处理算法的研制带来极大难度，需要将不同环境的雷达信号波形进行前期的记录，提供研发人员做后期的数据分类研究，以及算法模拟，因此对雷达原波形的10GB/s存储速度的采集记录的需求日益迫切。在此基础上,可以衍生出信号一致性分析、雷达检修等设备。
目前国内外市场上已有一些低速应用的采集存储设备，采集存储的吞吐量难以突破2GSPS/16bit的存储性能。其主要技术受限于存储，而存储的性能受限于目前以CPU为核心的系统架构，以及存储通道的带宽稳定性。高速采集行业已经由原来的采集——处理——执行，发展到采集——处理——存储——执行——回放研究等多种需求一体化的系统要求。同时对于采集信号的高频率、采集系统的高精度、存储系统的高带宽、大容量的需求已经日益明显。目前国内外市场上多家公司(如E2V，TI，ADI)能够提供10GB/s带宽的ADC解决方案，但几乎没有能够提供如此高速的小型化采集存储设备。
发明内容
为了克服了上述现有技术存在的不足，本发明提出了一种基于FPGA的高速信号采集存储及回放系统。本发明能解决传统高速宽带雷达采集系统中无法存储大带宽高占空比的数据原波形的问题。能满足高达10GB/s存储速度的采集记录需求。可以将信号波形的描述字、时间戳以及原波形一一对应，有助于数据后期应用的一致性分析，提高雷达算法可靠性。同时提供雷达信号采集、处理、存储和分析一体化解决方案，此高集成度的便携式解决方案可以适应复杂的外场环境，提高工作效率。
本发明是基于多层次FPGA数据分发技术，建立小型化、高性能高速信号采集存储及回放系统产品体系。具体技术方案如下：
本系统包括机箱、高速背板、高速AD采集卡、大容量高速存储卡、CPU卡以及上位机采集系统管理软件。
所述的机箱为系统提供物理载体，存储槽位可扩展；
所述的高速背板为系统高速信号互连提供通路；
所述的高速AD采集卡基于FPGA+A/D架构。包括采集传输控制、前端雷达信号调理、高速A/D转换、数据缓存SDRAM、高速数据处理分发及回放单元。采集传输控制单元(可选方案：以太网、PCIe、RS232、RS422、USB等均可实现)与CPU卡建立通讯，接收CPU卡发来的指令，实现AD采集启停、数据分发存储、实时采样、数据回放、转储等功能；前端雷达信号调理电路，将外部输入的雷达信号进行调理后送入AD采集芯片；高速A/D转换电路，其中A/D配置由CPU卡通过上位机进行配置，将调理后的雷达模拟信号转化为数字信号，并通过JESD204B传输数据；采集到的数据通过SDRAM来缓存或通过FPGA的FIFO直接缓存；高速数据处理分发及回放单元由FPGA实现，可以对采集的数据进行处理、分发存储以及回放等操作，其中数据处理由FPGA对数据进行位宽变换，以便下一步通过RAID技术进行数据分发存储。数据分发存储是通过FPGA的高速串口与存储板互连，将数据通过RAID技术写入存储板。数据回放首先通过FPGA的高速串口与存储板互连，通过RAID技术读取数据，并通过SDRAM缓存或FPGA的FIFO直接缓存。然后通过高速AD采集卡FPGA的高速串口实现PCIe接口与CPU卡互连，将数据传输给上位机。
所述的大容量高速存储卡基于FPGA+存储主控+Flash或FPGA+Flash架构。FPGA对外接口为高速串口与高速AD采集卡互连；FPGA对内接口为高速串口与存储主控互连，存储主控再加Flash实现存储，或者FPGA+Flash架构，直接通过FPGA操作Flash实现存储。
所述的CPU卡，其上运行上位机采集系统管理软件。CPU卡与高速AD采集卡、1块或多块存储卡通讯，实现AD采集启停、数据分发存储、实时采样、数据回放、转储等相关功能控制。通过与高速AD采集卡的PCIe接口互连，实现雷达信号实时采样、回放与转储功能。
所述的采集系统管理软件运行在CPU卡上，作为人机交互界面。通过该软件界面可以对系统进行相关操作，如控制回放、A/D参数设置。还可以显示相关信息，如实时采样波形和频谱、回放结果、存储状态等。上位机采集系统管理软件实现上述功能，但具体实现方式不限。
附图说明
图1为本发明一种基于FPGA的高速信号采集存储及回放系统结构原理图；
图2为图1的拆分图(高速AD采集卡部分)；
图3为图1的拆分图(大容量高速存储卡1部分)；
图4为图1的拆分图(大容量高速存储卡2部分)；
图5为图1的拆分图(大容量高速存储卡3部分)；
图6为图1的拆分图(大容量高速存储卡4部分)；
图7为图1的拆分图(CPU卡部分)；
图8为本发明一种基于FPGA的高速信号采集存储及回放系统数据流向图；
图9为本发明一种基于FPGA的高速信号采集存储及回放系统背板互连关系图。
说明：图1为本发明完整的结构原理图，为了清楚显示本发明的结构原理，对图1拆分了6个部分，分别为图2-7；其，100为高速背板，200为高速AD采集卡，300为大容量高速存储卡1，310为大容量高速存储卡2，320为大容量高速存储卡3，330为大容量高速存储卡4,400为CPU卡。
具体实施方式
为了更加清楚明白理解本发明的目的、技术方案和优点，下面结合附图和本发明的优选实施例，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
采用的机箱为标准6U VPX板卡风冷机箱，作为高速信号采集存储及回放系统物理载体，其包含6个槽位，1个高速AD采集卡槽位，4个大容量高速存储卡槽位，1个CPU卡槽位。机箱配备大功率AC-DC电源、风扇、开关等。
参阅图9，高速背板为系统电源和信号互连提供通路，其中信号可分为以下三类：RapidIO、千兆以太网、PCIe。不同实施例，可以采用不同的接口。
RapidIO：高速AD采集卡分别通过4路4x RapidIO与存储卡1和存储卡2互连，高速AD采集卡分别通过2路4x RapidIO与存储卡3和存储卡4互连。RapidIO作为数据通路。(注：不同实施例，可以换成FPGA高速串口实现的任何标准或自定义接口协议。本实施例采用的是RapidIO)
千兆以太网：CPU卡通过背板以太网分别与存储卡1、存储卡2和高速AD采集卡互连，CPU卡通过面板以太网分别与存储卡3和存储卡4互连。千兆以太网作为存储卡控制通路。(注：不同实施例这里的以太网可以换成USB或其他接口协议实现。本实施例采用的是以太网实现)
PCIe：高速AD采集卡通过2路PCIe x8与CPU卡互连。PCIe作为数据和控制通路。(不同实施例，这里的控制通路可以通过以太网实现或者RS422实现或者RS232或者USB等均可以。本实施例采用的是PCIe实现的)
参阅图1，除了机箱以外，本系统包含1块高速背板100、1块高速AD采集卡200、4块大容量高速存储卡300-330、1块CPU卡400和运行在CPU卡上的上位机采集系统管理软件409。
参阅图2，高速AD采集卡200为本系统一种实施例，基于FPGA+A/D架构。包括采集传输控制接口、前端雷达信号调理201、高速A/D转换202、数据缓存SDRAM 203(或者不要SDRAM203，而用FPGA的FIFO直接缓存)、高速数据处理分发及回放单元FPGA 205。
高速AD采集卡200通过PCIe(注：不同实施例，这里的控制接口可以通过PCIe实现，或者以太网206实现，或者RS422实现，或者RS232实现，或者USB等均可以实现。本实施例采用的是PCIe实现的。PCIe可以是x1/x2/x4/x8。本实施例采用的是x8。)接收来自CPU卡400的相关指令，实现AD采集启停、数据分发存储、实时采样、数据回放、转储等功能。高速数据处理分发及回放单元由FPGA 205实现，可以对采集的数据进行处理、分发存储以及回放等操作。其中数据处理由FPGA对数据进行位宽变换，以便下一步通过RAID技术进行数据分发存储。数据分发存储是通过FPGA的高速串口实现RapidIO(注：不同实施例，FPGA高速串口可以实现任何标准或自定义接口协议。本实施例采用的是RapidIO)与存储板互连，将数据通过RAID技术写入存储板。数据回放首先通过FPGA的高速串口实现RapidIO(注：不同实施例，FPGA高速串口可以实现任何标准或自定义接口协议。本实施例采用的是RapidIO)与存储板互连，通过RAID技术读取数据，并通过SDRAM缓存或FPGA的FIFO直接缓存。然后通过高速AD采集卡FPGA的高速串口实现PCIe接口与CPU卡互连，将数据传输给上位机。
高速A/D转换202的相关配置通过CPU卡400上运行的上位机采集管理软件409配置实现。物理连接通过CPU卡400上Intel QM77芯片组408的USB3.0接口与高速AD采集卡200上的USB to SPI 204互连。配置内容包括采样模式、采样率、采样范围等。
高速AD采集卡200前面板包含2通道模拟信号输入口和1路时钟输入口。前端雷达信号调理201将输入的模拟信号变换到适合ADC芯片采集的范围，以便发挥ADC最佳采样性能，更好的采样雷达模拟信号。高速A/D转换202实现将模拟信号转换成数据信号，并通过JESD204B将数据传输给FPGA 405外挂的SDRAM203进行缓存(或通过FPGA FIFO直接缓存)。进一步FPGA 205将这些数据送入FIFO，最终数据将分为两部分，一部分原始数据通过RapidIO，采用RAID技术分发到各大容量高速存储卡300-330上进行存储，另一部分数据通过PCIe上传到CPU卡400上进行实时采样和显示。
数据回放和转储时，FPGA 205通过RapidIO(注：不同实施例，FPGA高速串口可以实现任何标准或自定义接口协议。本实施例采用的是RapidIO)，采用RAID技术从各大容量高速存储卡300-330上读数据并经SDRAM缓存送入FIFO(或直接送入FPGA是FIFO)，再从PCIe口上传到CPU卡400。
参阅图3，大容量存储卡300为本系统的一种实施例，是基于FPGA+SATA+Flash架构即FPGA+存储主控+Flah架构的其中一种实施例。FPGA 302对外接口为4路4x RapidIO接口，其中2路4x RapidIO与高速AD采集卡互连，另外两路4x RapidIO为预留接口，当系统使用两块存储卡时可以增加存储速度。FPGA 302对内接口为16路SATAIII接口，挂载16通道SATAIII SSD Array 305，每个通道包含1个SATAIII主控，每个SATAIII主控挂载4片NANDFLASH组成1个SATA盘，单盘容量可在256GB、512GB和1TB之间选择。单板总容量可达4～16TB。FPGA 302挂载2组2GB 64bits DDR3作为缓存SDRAM 303。大容量存储卡300包含2路以太网控制接口301和304。
高速信号采集存储及回放系统根据具体需求常规可配置1块或多块大容量高速存储卡。优选2块存储卡配置，即大容量高速存储卡300和大容量高速存储卡310。当配置4块存储卡的情况下，320和330将需要外部网线接到CPU卡400，才能实现相关控制。当配置1块存储卡的情况，容量及速度都会受限。
参阅图7，CPU卡400包含Intel i7CPU 401、PCIe SWITCH 402、SWITCH 403、XMCSlot 404、XMC存储卡405、mSATA 406、SATA SSD 407、Intel QM77芯片组408等。Intel QM77芯片组408包含5路以太网口，分别与高速AD采集卡200和4块大容量高速存储卡300-330相连，实现对这些卡的相关控制，如AD采集启停、数据分发存储、实时采样、数据回放、转储等相关功能控制。Intel QM77芯片组408还包含1个VGA接口，可以外接显示器，两个USB3.0接口可以外接键盘、鼠标以及作为高速A/D转换202的相关配置接口。SATASSD 406和mSATA407可以扩展存储用来装系统或存储等用途。
CPU卡400具备1路PCIe x16接口，通过PCIe SWITCH可以配置成2路x16或4路x8或16路x4接口。根据本系统应用，通过SWITCH可以配置成a)1路PCIe x8对外+1路PCIe x8内部XMC存储扩展；b)配置成2路PCIe x8对外。a配置方案为优选方案有利于扩展CPU卡的存储容量，对外的PCIe接口与高速AD采集卡200的PCIe x8接口互连，实现雷达信号实时采样、回放与转储功能。
上位机采集系统管理软件409运行在CPU卡400上，作为人机交互界面。通过该软件界面可以对系统进行相关操作，如控制回放、A/D参数设置。还可以显示相关信息，如实时采样波形和频谱、回放结果、存储状态等。
参阅图8，图8显示了一种实施例的数据流向，下面对其作进一步说明。
外部模拟信号经过高速A/D转换模块D101将模拟信号转换成数字信号，通过JESD204B协议传输给FPGA的JESD204B D103。进一步，数据给FPGA是一级FIFO D104。进一步的数据可以经过SDRAM D102缓存，或不经过其缓存而送入FPGA二级FIFO D105进行缓存及数据位宽变换。
实时采样过程是将一级FIFO D104的数据给PCIe接口D107，进一步的，实时采样数据通过背板传输给CPU卡的PCIe接口D301，上位机采集系统管理软件将这些数据绘制成时域波形和频谱进行显示。
数据存储过程是通过键盘、鼠标D400操作运行在CPU卡D300上的上位机采集系统管理软件。上位机采集系统管理软件通过PCIe口D301将控制指令发给高速AD采集卡D100的PCIe口D107，进一步地，FPGA通过RAID技术将二级FIFO D105中的数据分发存储到各存储板D201-D203。
数据回放过程是通过键盘、鼠标D400操作运行在CPU卡D300上的上位机采集系统管理软件。上位机采集系统管理软件通过Intel QM77芯片组D304的以太网口发送指令给对应的存储卡D200-D203。存储卡将之前存储的数据发给高速AD采集卡的RapidIO接口D106，进一步的数据给FPGA的二级FIFO D105，通过RAID技术将数据重组并发送给PCIe接口D107，进一步的数据通过背板传输给CPU卡的PCIe接口D301，上位机采集系统管理软件将这些数据绘制成时域波形和频谱进行显示。
数据转储与数据回放过程类似，目的是将数据从存储板上导出到CPU卡的D305或D305上。
高速A/D转换模块D101的相关配置是通过CPU卡Intel QM77芯片组D304上的USB口进行配置。配置内容包括采样模式、采样率、采样范围等。

Claims (9)

1.一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：高速背板，高速AD采集卡，大容量高速存储卡，CPU卡；
所述高速背板为系统高速信号互连提供通路；
所述高速AD采集卡基于FPGA+A/D架构，包括采集传输控制、前端雷达信号调理电路、高速A/D转换电路、数据缓存、高速数据处理分发及回放单元；所述采集传输控制单元通过与CPU卡建立通讯，接收CPU卡发来的指令，实现AD采集启停、数据分发存储、实时采样、数据回放、转储功能；所述前端雷达信号调理电路，将外部输入的雷达信号进行调理后送入AD采集芯片；所述高速A/D转换电路，其中A/D采集参数配置或由CPU卡进行配置，或通过CPU卡发指令方式，由高速AD采集卡上的FPGA通过SPI接口实现，将调理后的雷达模拟信号转化为数字信号，并通过JESD204B传输数据；所述数据缓存用来缓存采集到的数据；所述高速数据处理分发及回放单元由FPGA实现，用于对采集的数据进行处理、分发存储以及回放操作，其中数据处理由FPGA对数据进行位宽变换，以便下一步通过RAID技术进行数据分发存储，数据分发存储是通过高速AD采集卡的FPGA高速串口与存储板互连，将数据通过RAID技术写入存储板；数据回放首先通过FPGA的高速串口与存储板互连，通过RAID技术读取数据，并通过缓存，然后通过高速AD采集卡FPGA的高速串口实现PCIe接口与CPU卡互连，将数据传输给CPU卡；
所述的大容量高速存储卡或基于FPGA+存储主控+Flash架构，或基于FPGA+Flash架构；FPGA对外接口为高速串口与高速AD采集卡互连，FPGA对内接口为高速串口与存储主控互连，存储主控再加Flash实现存储，或者FPGA+Flash架构直接通过FPGA操作Flash实现存储；
所述CPU卡与所述高速AD采集卡、所述大容量高速存储卡通讯，通过运行采集系统管理软件实现AD采集启停、数据分发存储、实时采样、数据回放、转储功能的控制，所述CPU卡通过与所述高速AD采集卡的互连，实现雷达信号实时采样、回放与转储功能。
2.根据权利要求1所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：所述采集传输控制单元通过以太网或PCIe或RS232或RS422或USB中任一种与CPU卡建立通讯。
3.根据权利要求1所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：所述数据缓存或通过SDRAM来缓存，或通过FPGA的FIFO直接缓存。
4.根据权利要求1所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：所述数据分发存储是通过高速AD采集卡的FPGA高速串口与存储板互连实现。
5.根据权利要求1所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：所述基于FPGA+存储主控+Flash架构，或为FPGA+SATA主控+Flash，或为FPGA+NVMe主控+Flash。
6.根据权利要求1所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：所述CPU卡通过与所述高速AD采集卡的接口互连，为AD采集卡的PCIe接口。
7.根据权利要求1所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：所述采集系统管理软件运行在CPU卡上，作为人机交互界面，通过该软件界面对系统进行操作，包括控制回放、A/D参数设置；显示相关信息，包括实时采样波形和频谱、回放结果、存储状态。
8.根据权利要求1-7任一项所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：机箱，为系统提供物理载体。
9.根据权利要求8所述的一种基于FPGA的高速信号采集存储及回放系统，其特征在于，包括：所述机箱，或为VPX机箱，或为CPEX机箱，或为LRM机箱。
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