CN207115383U - 一种基于fpga+emmc存储阵列的存储系统 - Google Patents

Abstract

本实用新型公开了一种基于FPGA+EMMC存储阵列的存储系统，包括计算机，所述计算机连接有计算机接口卡，所述计算机接口卡连接有记录板，所述记录板包括第一电源模块和第一FPGA，所述第一FPGA连接有数据存储模块、第一数据缓存模块和用于与外部进行数据通信的数据接口，所述数据接口包括用于光电转换的第一光纤模块和用于连接数字中频板的控制接口，所述第一FPGA主要包括第一GTX端口，所述第一GTX端口与所述第一光纤模块、控制接口通信连接。本实用新型采用EMMC作为存储介质，解决了使用CF卡及SD卡尺寸大、环境适应性差以及使用NAND Flash中数据管理繁琐的问题，实现对原始采样信号进行大数据量长时间可靠记录以及对存储数据的回放和分析。

Description

一种基于FPGA+EMMC存储阵列的存储系统

技术领域

本实用新型涉及数据存储技术领域，尤其涉及雷达信号数据存储技术领域，具体的说，是一种基于FPGA+EMMC存储阵列的存储系统。

背景技术

随着航空、航天电子技术的飞速发展，无论在军用领域还是民用领域对于新体制雷达的设计和研发需求愈发迫切，特别是在雷达系统设计的算法原型验证阶段以及整机系统的集成测试阶段，为了更好的研究雷达系统的性能，需要对雷达信号进行采集和记录。雷达原始I/Q（Inphase/Quadrature：同向信号/正交信号）数据量越来越大，为了能够更好的将原始I/Q数据记录下来，以便将来的回放和分析数据的需求，迫切的需要一种能将雷达I/Q数据存储起来的设备。这种设备必须保证能够长时间、大数据量、高速地进行存储操作，同时这种设备还需要支持数据读取和回放等功能。高速、大容量、高密度、低功耗、低成本的现代信息存储系统是高速数据采集和其它应用中非常关键的部件之一，它主要包括数据的存取以及对存储器的控制和管理。目前用于雷达的数据记录仪，广泛采用的存储介质有CF卡、NAND FLASH和SD卡，CF卡与SD卡具有较大的容量，但是尺寸大，对于空间要求高，并且其插拔式的连接方式使其在国防领域的测试系统往往不能经受苛刻的环境考验。Nand Flash芯片的容量较小并且读写速度也较低，在长时间的应用中发现Nand Flash芯片的读写控制较繁琐，开发主控制器要耗费大量的资源与精力在Nand Flash的管理上，而且Nand Flash的工艺发生变化时，控制器就面临二次开发的尴尬，这也使整个设计的开发周期变得更长。

实用新型内容

本实用新型的目的在于提供一种基于FPGA+EMMC存储阵列的存储系统，用于解决现有技术中雷达信号的存储中无法进行数据的大容量、高速存储及读取的问题。

为了达到上述目的，本实用新型通过下述技术方案实现：

一种基于FPGA+EMMC存储阵列的存储系统，包括计算机，所述计算机连接有计算机接口卡，所述计算机接口卡连接有记录板，所述记录板包括第一电源模块和第一FPGA，所述第一FPGA连接有数据存储模块、第一数据缓存模块和用于与外部进行数据通信的数据接口，所述数据接口包括用于光电转换的第一光纤模块和用于连接数字中频板的控制接口，所述第一FPGA主要包括第一GTX端口，所述第一GTX端口与所述第一光纤模块、控制接口通信连接。

工作原理：

记录板存储数据的过程为：记录板中的数据接口通过第一光纤模块和控制接口与外部设备进行通信，接收外部设备发送的数据，并将数据传送至第一FPGA中的第一GTX端口，由第一FPGA将数据存入第一数据缓存模块进行缓存，再将数据存储到数据存储模块。从记录板读取数据的过程为：计算机通过连接的计算机接口卡，向记录板发出数据请求信号，记录板接收到数据请求信号时，记录板的第一FPGA从数据存储模块导取数据，存储至第一数据缓存模块，当计算机通过计算机接口卡准备好数据接收之后，第一FPGA从第一数据缓存模块读取数据，通过第一GTX端口，将数据传输至与第一GTX端口连接的第一光纤模块，再由第一光纤模块将数据传输至计算机接口卡，计算机接口卡将数据传输至计算机。在对记录板进行数据的存储和读取时，采用第一光纤模块进行数据通信，数据传输率高，实现了数据的高速存取。采用了第一数据缓存模块，作为数据存储和数据导取时的缓存空间，实现了大容量数据的实时缓存，进一步提高了数据存储和读取的速率。

用户通过计算机上安装的数据分析软件可以实现对记录板的数据导取、数据分析和数据回放，数据分析软件主要包括数据导取模块、选段分析模块、数据回放模块和用户界面，当用户通过用户界面控制数据导取模块下发状态请求、索引数据请求指令，计算机将状态请求、索引数据请求指令发送到计算机接口卡，计算机接口卡再将状态请求、索引数据请求指令通过第一光纤模块传输到记录板，记录板回传当前记录板的状态信息和索引数据信息到计算机接口卡中，计算机内安装的驱动软件通过DMA方式从计算机接口卡中读取索引数据进行缓存后将数据上传至数据分析软件中，数据分析软件接收索引数据，将索引数据存储在计算机硬盘中，再由选段分析模块对索引数据进行解析，获取索引数据中的存储时间信息和存储地址信息。用户通过用户界面选取需要导取的存储时间信息和存储地址信息，发送导取数据命令，从记录板中导取存储数据并存储在计算机的硬盘中，选段分析模块实时的对存储数据进行分析，并进行时域、频域的显示。数据回放模块根据用户的操作指令，将需要回放的数据进行读取、解析和播放，并通过状态监视模块对回放过程中的工作状态信息和回放数据进行同步显示，并同时通过相位噪声模块和PEAK模块计算存储数据的频率、幅度、相位噪声等，实现了对记录板上的数据导取、分析和回放展示。

进一步的优选，所述计算机接口卡包括第二电源模块和第二FPGA，所述第二FPGA连接有第二数据缓存模块和用于与所述第一光纤模块数据通信的第二光纤模块，所述第二FPGA主要包括PCIe接口单元和第二GTX端口，所述PCIe接口单元与所述计算机连接，所述第二GTX端口与所述第二光纤模块连接。

工作原理：

计算机上的PCIe总线配置模块，实现计算机接口卡的识别与删除，计算机与计算机接口卡连接时，计算机向计算机接口卡发出数据请求信号，计算机接口卡的第二光纤模块，用于与记录板的第一光纤模块进行数据交互，将数据请求信号发送给记录板。记录板从数据存储模块导取数据，通过第一光纤模块发送数据第二光纤模块将数据接收并存入计算机接口卡的第二数据缓存模块。计算机接口卡中第二FPGA读取第二数据缓存模块中的数据，并通过PCIe接口将输出传输至PCIe总线。计算机的PCIe总线配置模块接收PCIe总线上传输的数据，并转换为存储数据流，存储至本地硬盘。

进一步的优选，所述第一FPGA还包括第一DDR3L控制器，所述第二FPGA还包括第二DDR3L控制器，所述第一DDR3L控制器与所述第一数据缓存模块连接，所述第二DDR3L控制器与所述第二数据缓存模块连接，所述第一数据缓存模块和第二数据缓存模块均由DDR3L构成。

工作原理：

第一数据缓存模块和第二数据缓存模块均采用两片128M,16bit DDR3L存储器，分别挂载到第一FPGA和第二FPGA的存储器接口上，作为数据传输时的缓存空间。第一DDR3L控制器通过检测和判断第一FPGA中的DDR3L的读写地址有效信号，选择对第一FPGA中的DDR3L进行读取数据或写入数据操作。同理，第二FPGA中的第二DDR3L控制器对第二FPGA中的DDR3L的控制也是如此。

进一步的优选，所述第一FPGA中还包括EMMC控制器，所述数据存储模块采用EMMC存储阵列，所述EMMC控制器与所述EMMC存储阵列通信连接，用于控制所述EMMC存储阵列的数据存储与读取。

工作原理：

记录板中的数据存储模块采用EMMC存储阵列，而不是单个EMMC芯片，存储容量增大，满足大容量系统的需求。记录板采用并行的存储方式对EMMC存储阵列进行存取操作，相对于串行的存储方式提高了存储速度和访问速度。记录板中的第一FPGA通过检测EMMC控制器的标志位，选择将第二数据缓存模块中的数据写入EMMC存储阵列或将EMMC存储阵列的数据读取并缓存至第二数据缓存模块，实现对EMMC存储阵列的存取数据操作的控制。

进一步的优选，所述第一FPGA还包括第一FIFO电路，用于与所述第一GTX端口、EMMC控制器和第一DDR3L控制器通信，所述第二FPGA还包括第二FIFO电路，用于与所述第二GTX端口和第二DDR3L控制器通信。

工作原理：

第一FIFO电路包括前级FIFO单元和后级FIFO单元，均与第一DDR3L控制器连接，其中前级FIFO单元与第一GTX端口连接，后级FIFO单元与EMMC控制器连接。第一FPGA中的第一GTX端口采用Aurora8B10B串行通信协议，记录板在接收到外部数据时进行存储数据时，首先将数据存至与第一GTX端口连接的前级FIFO单元，然后检测前级FIFO单元的半空标志HE，当半空标志HE为低时通过第一DDR3L控制器将数据缓存在DDR3L中，然后检测DDR3L读地址是否超前写地址，同时检测后级FIFO单元的半满标志HF，当DDR3L的读地址不超前于写地址且后级FIFO单元的半满标志HF不为高时,将DDR3L中的数据缓存到后级FIFO中，然后检测EMMC控制器的BUSY标志，当BUSY标志为低时将后级FIFO单元中的64bit数据取出后分为8个8bit数据，在EMMC控制器控制下，同时将数据存入EMMC存储阵列中。从记录板导取数据为数据存储的反向操作，首先等待EMMC控制器的READY信号有效时，将8个8bit数据合并为64bit数据存入后级FIFO单元中，然后检测后级FIFO单元的半空标志HE，当半空标志HE为低时，在第一DDR3L控制器的控制下，将数据缓存在DDR3L中；然后检测DDR3L读地址是否超前写地址，同时检测后级FIFO单元的半满标志HF，当DDR3L的读地址不超前于写地址且后级FIFO单元的半满标志HF不为高时，将DDR3L中的数据缓存到前级FIFO单元中，通过第一GTX端口传输给第一光纤模块将数据传输到计算机接口卡上，由计算机接口卡将数据传输至计算机。

本实用新型与现有技术相比，具有以下优点及有益效果：

（1）本实用新型采用EMMC作为存储介质，避免使用CF卡及SD卡尺寸大以及环境适应性差，避免使用NAND Flash数据管理繁琐。

（2）本实用新型能够对原始采样信号进行大数据量长时间可靠记录以及对存储数据的回放和分析，具备高存储速率，高导取速率、大容量、体积小、低功耗等特点。

附图说明

图1为本实用新型的系统框图；

图2为记录板的原理框图；

图3为计算机接口卡的原理框图；

图4为记录板的数据存储原理图；

图5为记录板的数据导取原理图。

具体实施方式

首先，在对本实用新型中的具体实施例进行详细介绍之前，对本文涉及的技术名词给予解释：

EMMC（Embedded Multi Media Card）是嵌入式多媒体卡的简称。

下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。

实施例1：

结合附图1和图2所示，一种基于FPGA+EMMC存储阵列的存储系统，包括计算机，所述计算机连接有计算机接口卡，所述计算机接口卡连接有记录板，所述记录板包括第一电源模块和第一FPGA，所述第一FPGA连接有数据存储模块、第一数据缓存模块和用于与外部进行数据通信的数据接口，所述数据接口包括用于光电转换的第一光纤模块和用于连接数字中频板的控制接口，所述第一FPGA主要包括第一GTX端口，所述第一GTX端口与所述第一光纤模块、控制接口通信连接。

工作原理：

记录板存储数据的过程为：记录板中的数据接口通过第一光纤模块和控制接口与外部设备进行通信，接收外部设备发送的数据，并将数据传送至第一FPGA中的第一GTX端口，由第一FPGA将数据存入第一数据缓存模块进行缓存，再将数据存储到数据存储模块。从记录板读取数据的过程为：计算机通过连接的计算机接口卡，向记录板发出数据请求信号，记录板接收到数据请求信号时，记录板的第一FPGA从数据存储模块导取数据，存储至第一数据缓存模块，当计算机通过计算机接口卡准备好数据接收之后，第一FPGA从第一数据缓存模块读取数据，通过第一GTX端口，将数据传输至与第一GTX端口连接的第一光纤模块，再由第一光纤模块将数据传输至计算机接口卡，计算机接口卡将数据传输至计算机。在对记录板进行数据的存储和读取时，采用第一光纤模块进行数据通信，数据传输率高，实现了数据的高速存取。采用了第一数据缓存模块，作为数据存储和数据导取时的缓存空间，实现了大容量数据的实时缓存，进一步提高了数据存储和读取的速率。

实施例2：

在实施例1的基础上，结合附图1-3所示，所述计算机接口卡包括第二电源模块和第二FPGA，所述第二FPGA连接有第二数据缓存模块和用于与所述第一光纤模块数据通信的第二光纤模块，所述第二FPGA主要包括PCIe接口单元和第二GTX端口，所述PCIe接口单元与所述计算机连接，所述第二GTX端口与所述第二光纤模块连接。

工作原理：

计算机上的PCIe总线配置模块，实现计算机接口卡的识别与删除，计算机与计算机接口卡连接时，计算机向计算机接口卡发出数据请求信号，计算机接口卡的第二光纤模块，用于与记录板的第一光纤模块进行数据交互，将数据请求信号发送给记录板。第一光纤模块与第二光纤模块均采用高达4.25Gbps速率的光纤接口。记录板从数据存储模块导取数据，通过第一光纤模块发送数据第二光纤模块将数据接收并存入计算机接口卡的第二数据缓存模块。计算机接口卡中第二FPGA读取第二数据缓存模块中的数据，并通过PCIe接口将输出传输至PCIe总线。计算机的PCIe总线配置模块接收PCIe总线上传输的数据，并转换为存储数据流，存储至本地硬盘。用户通过安装在计算机上的数据分析软件，可以查看、分析和回放数据。值得说明的是，第一光纤模块与第二光纤模块均采用高达4.25Gbps速率的光纤接口，所述第一FPGA和第二FPGA的型号均为XC7K325T-2FFG900I。

实施例3：

在实施例2的基础上，结合附图1-5所示，所述第一FPGA还包括第一DDR3L控制器，所述第二FPGA还包括第二DDR3L控制器，所述第一DDR3L控制器与所述第一数据缓存模块连接，所述第二DDR3L控制器与所述第二数据缓存模块连接，所述第一数据缓存模块和第二数据缓存模块均由DDR3L构成。

工作原理：

第一数据缓存模块和第二数据缓存模块均采用两片128M,16bit DDR3L存储器，分别挂载到第一FPGA和第二FPGA的存储器接口上，作为数据传输时的缓存空间。第一DDR3L控制器通过检测和判断第一FPGA中的DDR3L的读写地址有效信号，选择对第一FPGA中的DDR3L进行读取数据或写入数据操作。同理，第二FPGA中的第二DDR3L控制器对第二FPGA中的DDR3L的控制也是如此。

实施例4：

在实施例3的基础上，结合附图1-5所示，所述第一FPGA中还包括EMMC控制器，所述数据存储模块采用EMMC存储阵列，所述EMMC控制器与所述EMMC存储阵列通信连接，用于控制所述EMMC存储阵列的数据存储与读取。

工作原理：

记录板中的数据存储模块采用EMMC存储阵列，而不是单个EMMC芯片，存储容量增大，满足大容量系统的需求。记录板采用并行的存储方式对EMMC存储阵列进行存取操作，相对于串行的存储方式提高了存储速度和访问速度。记录板中的第一FPGA通过检测EMMC控制器的标志位，选择将第二数据缓存模块中的数据写入EMMC存储阵列或将EMMC存储阵列的数据读取并缓存至第二数据缓存模块，实现对EMMC存储阵列的存取数据操作的控制。

实施例5：

在实施例4的基础上，结合附图1-5所示，所述第一FPGA还包括第一FIFO电路，用于与所述第一GTX端口、EMMC控制器和第一DDR3L控制器通信，所述第二FPGA还包括第二FIFO电路，用于与所述第二GTX端口和第二DDR3L控制器通信。

工作原理：

第一FIFO电路包括前级FIFO单元和后级FIFO单元，均与第一DDR3L控制器连接，其中前级FIFO单元与第一GTX端口连接，后级FIFO单元与EMMC控制器连接。第一FPGA中的第一GTX端口采用Aurora8B10B串行通信协议，记录板在接收到外部数据时进行存储数据时，首先将数据存至与第一GTX端口连接的前级FIFO单元，然后检测前级FIFO单元的半空标志HE，当半空标志HE为低时通过第一DDR3L控制器将数据缓存在DDR3L中，然后检测DDR3L读地址是否超前写地址，同时检测后级FIFO单元的半满标志HF，当DDR3L的读地址不超前于写地址且后级FIFO单元的半满标志HF不为高时,将DDR3L中的数据缓存到后级FIFO中，然后检测EMMC控制器的BUSY标志，当BUSY标志为低时将后级FIFO单元中的64bit数据取出后分为8个8bit数据，在EMMC控制器控制下，同时将数据存入EMMC存储阵列中。从记录板导取数据为数据存储的反向操作，首先等待EMMC控制器的READY信号有效时，将8个8bit数据合并为64bit数据存入后级FIFO单元中，然后检测后级FIFO单元的半空标志HE，当半空标志HE为低时，在第一DDR3L控制器的控制下，将数据缓存在DDR3L中；然后检测DDR3L读地址是否超前写地址，同时检测后级FIFO单元的半满标志HF，当DDR3L的读地址不超前于写地址且后级FIFO单元的半满标志HF不为高时，将DDR3L中的数据缓存到前级FIFO单元中，通过第一GTX端口传输给第一光纤模块将数据传输到计算机接口卡上，由计算机接口卡将数据传输至计算机。

以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。

Claims (5)

1.一种基于FPGA+EMMC存储阵列的存储系统，包括计算机，其特征在于，所述计算机连接有计算机接口卡，所述计算机接口卡连接有记录板，所述记录板包括第一电源模块和第一FPGA，所述第一FPGA连接有数据存储模块、第一数据缓存模块和用于与外部进行数据通信的数据接口，所述数据接口包括用于光电转换的第一光纤模块和用于连接数字中频板的控制接口，所述第一FPGA主要包括第一GTX端口，所述第一GTX端口与所述第一光纤模块、控制接口通信连接。

2.根据权利要求1所述的一种基于FPGA+EMMC存储阵列的存储系统，其特征在于，所述计算机接口卡包括第二电源模块和第二FPGA，所述第二FPGA连接有第二数据缓存模块和用于与所述第一光纤模块数据通信的第二光纤模块，所述第二FPGA主要包括PCIe接口单元和第二GTX端口，所述PCIe接口单元与所述计算机连接，所述第二GTX端口与所述第二光纤模块连接。

3.根据权利要求2所述的一种基于FPGA+EMMC存储阵列的存储系统，其特征在于，所述第一FPGA还包括第一DDR3L控制器，所述第二FPGA还包括第二DDR3L控制器，所述第一DDR3L控制器与所述第一数据缓存模块连接，所述第二DDR3L控制器与所述第二数据缓存模块连接，所述第一数据缓存模块和第二数据缓存模块均由DDR3L构成。

4.根据权利要求3所述的一种基于FPGA+EMMC存储阵列的存储系统，其特征在于，所述第一FPGA中还包括EMMC控制器，所述数据存储模块采用EMMC存储阵列，所述EMMC控制器与所述EMMC存储阵列通信连接，用于控制所述EMMC存储阵列的数据存储与读取。

5.根据权利要求4所述的一种基于FPGA+EMMC存储阵列的存储系统，其特征在于，所述第一FPGA还包括第一FIFO电路，用于与所述第一GTX端口、EMMC控制器和第一DDR3L控制器通信，所述第二FPGA还包括第二FIFO电路，用于与所述第二GTX端口和第二DDR3L控制器通信。