CN216014252U - 基于hp接口的多通道数据采集存储回放卡及系统 - Google Patents

Abstract

本实用新型提出一种基于HP接口的多通道数据采集存储回放卡及系统，系统包括采集设备、采集存储回放卡和用户端，采集存储回放卡包括FPGA单元、存储单元，FPGA单元包括可编程逻辑组件和处理器系统，可编程逻辑组件、处理器系统和存储单元依次连接，可编程逻辑组件和外部的采集设备连接，可编程逻辑组件和处理器系统之间设有用于传输数据的HP总线，每一对可编程逻辑组件的HP接口和处理器系统的HP接口互相连接形成HP总线中用于传输被采集数据的第一通道或用于传输被回放数据的第二通道。本实用新型具有较高集成度，配置有多个独立的通道可以同时进行数据采集和回放并能够进行高速数据读写，并能通过多种方式回放所存储的采集数据。

Description

基于HP接口的多通道数据采集存储回放卡及系统

技术领域

本实用新型涉及数据采集回放领域，尤其涉及一种基于HP接口的多通道数据采集存储回放卡及系统。

背景技术

随着数字信息的不断发展，雷达、气象以及通信等方面需要对海量的数据进行采集和分析，由于数据量大、类型多，同时为了做更多的对比以及状态的留存，往往需要将数据存储后做事后分析。有些场景中，系统功能比较复杂，设备种类繁多，需要配备体积小，功耗低的存储回放卡，现有附带主板的存储方案由于体积大，功耗高，已经不能满足要求。

如图1所示，现有的方案包含采集板卡、主板和磁盘三部分，采集板卡负责数据的采集，与外部设备通过SRIO总线传输数据，采集的数据先经过DDR3缓存，再通过PCIE总线和主板进行数据交互，最后由主板将数据存入磁盘中。在SRIO总线下采集卡单个通道的采集速率最高2640MB/s，一路PCIE总线传输数据总速率最高8GB/s，磁盘大小可以根据需求改变。现有的方案回放有两种方式，一种是在带有操作系统的主板上直接读取磁盘数据，另一种是上位机下发回放指令，磁盘中的数据通过PCIE总线传输至采集卡，然后通过采集卡上的SRIO总线回放数据。

这种方案有三个特点：其一，一块采集卡中带有多个采集通道时，在PCIE传送过程中需要将多个通道的数据合并后打包上传，至多只能实现四个通道的独立采集存储，且采集总速率为8GB/s，回放该数据时需要由主板上的FPGA对数据进行解析，然后分通道回放，使得采集和回放不能同时进行；其二，为实现采集和回放同时进行，一个主板上可挂载多个采集板卡，相当于主板上挂载多路PCIE总线，每路总线相互独立，每块采集卡的数据可以独立存放，但这种情况对主板的性能要求较高；其三，由于需要多块板卡协同实现该存储回放功能，因此系统体积庞大，功耗较高且成本也较高。

实用新型内容

本实用新型要解决的技术问题就在于：针对现有技术存在的技术问题，本实用新型提供一种基于HP接口的多通道数据采集存储回放卡及系统，具有较高集成度，配置有多个独立的通道可以同时进行数据采集和回放并能够进行高速数据读写，还能通过多种方式访问存储的采集数据。

为解决上述技术问题，本实用新型提出的技术方案为：

一种基于HP接口的多通道数据采集存储回放卡，包括FPGA单元、存储单元，所述FPGA单元包括可编程逻辑组件和处理器系统，所述可编程逻辑组件通过处理器系统和存储单元连接，所述可编程逻辑组件和外部的采集设备连接，所述可编程逻辑组件和处理器系统之间设有用于传输数据的HP总线，所述可编程逻辑组件的第一HP接口和处理器系统的第二HP接口一一对应，部分第一HP接口和对应的第二HP接口连接形成HP总线中用于传输被采集数据的第一通道，部分第一HP接口和对应的第二HP接口连接形成用于传输被回放数据的第二通道。

进一步的，还包括网络连接单元，所述网络连接单元、处理器系统和存储单元依次连接形成用于回放存储单元中的数据的第三通道。

进一步的，还包括第一缓存单元和第二缓存单元，所述可编程逻辑组件和第一缓存单元连接，使得待发送至处理器系统或者外部的采集设备的数据被缓存，所述处理器系统和第二缓存单元连接，使得待发送至可编程逻辑组件或者存储单元的数据被缓存。

进一步的，所述第一缓存单元、第二缓存单元分别为DDR4内存。

进一步的，所述处理器系统包括第三缓存单元和第四缓存单元，所述处理器系统对应的DDR4内存、第三缓存单元、第四缓存单元和存储单元依次连接，使得处理器系统对应的DDR4内存和存储单元的读写速度匹配。

进一步的，所述可编程逻辑组件和处理器系统之间设有用于传输控制信息的GP总线，所述可编程逻辑组件的第一GP接口和处理器系统的第二GP接口一一对应，第一GP接口和对应的第二GP接口互相连接形成GP总线中用于交互控制信息的第四通道。

进一步的，还包括光电转换模块，所述可编程逻辑组件通过光电转换模块和外部的采集设备连接。

进一步的，所述可编程逻辑组件通过SRIO接口或Aurora接口或万兆网接口和外部的采集设备连接。

本实用新型还提出一种基于HP接口的多通道数据采集存储回放系统，包括采集设备、采集存储回放卡和用户端，所述采集存储回放卡为任一所述的基于HP接口的多通道数据采集存储回放卡，所述采集设备通过光纤或VPX背板和采集存储回放卡连接，所述用户端通过千兆网和采集存储回放卡的网络连接单元连接，每个第一通道分别对应至少一个采集设备，所述采集设备与对应的第一通道连接。

进一步的，还包括回放设备和用于下发采集和回放指令的上位机，所述回放设备和上位机分别通过光纤或VPX背板和采集存储回放卡连接，每个第二通道分别对应至少一个回放设备，所述回放设备与对应的第二通道连接。

与现有技术相比，本实用新型的优点在于：

1.本实用新型的采集存储回放卡中，可编程逻辑组件和处理器系统之间设有用于传输数据的HP总线，PL端可编程逻辑组件的第一HP接口和PS端处理器系统的第二HP接口一一对应且第一HP接口和对应的第二HP接口互相连接形成HP总线中用于传输被采集数据的第一通道或者用于传输被回放数据的第二通道，提供了多个互相独立的数据传输通道，省去了数据通道解析后存储的工作，提高存储效率，降低数据传输过程中出错的概率，使得第一通道中的采集数据和第二通道中的回放数据可以同时反向传输，同时HP总线中每一路通道提供高达1200MB/s的传输速率，从而保证了多通道下的数据高速传输；

2.本实用新型的采集存储回放卡中还配置了网络连接单元，网络连接单元、处理器系统和存储单元依次连接形成用于回放存储单元中的数据的第三通道，可以通过第三通道来回放存储单元中的文件，使得第一通道中的采集数据和第三通道中的回放数据可以同时传输，互不干扰，极大的方便了用户的操作；

3.本实用新型的采集存储回放卡为FPGA单元的可编程逻辑组件和处理器系统分别配置了缓存单元，缓存单元采用DDR4内存，具有高达1600MHz/s的读写频率，同时在可编程逻辑组件和处理器系统之间通过GP总线进行控制信息的传输，GP总线中每一路通道的传输速率高达500MB/s，从而实现了多通道下的数据高速缓存和控制信息的高速传输。

附图说明

图1为现有采集存储回放系统的方框图。

图2为本实用新型实施例的采集存储回放系统的方框图。

图3为本实用新型实施例中分割第一或第二缓存单元空间的示意图。

图例说明：1-FPGA单元、2-存储单元、3-网络连接单元、4-第一缓存单元、5-第二缓存单元、6-第三缓存单元、7-第四缓存单元、101-采集设备、102-用户端、103-回放设备、104-上位机。

具体实施方式

以下结合说明书附图和具体优选的实施例对本实用新型作进一步描述，但并不因此而限制本实用新型的保护范围。

基于XILINX公司的16nm制程的新一代双核ARM+FPGA处理器的Zynq UltraScale系列，内部包含用户可编程逻辑PL(Programmable Logic)(后文为PL端)和处理器系统PS(ProcessorSytem)(后文为PS端)，处理器系统核心主要采用了ARM旗舰产品，包含64位

-A53双核处理器和

-R5双核处理器，其主频高达1.5GHz，可以配置不同的功耗和性能要求，高速Bank数量多，可以配置多个高速接口，逻辑资源庞大，现场可编程便于不同需求的应用和开发。

如图2所示，基于该FPGA芯片，本实用新型提出一种基于HP接口的多通道数据采集存储回放卡，包括FPGA单元1、第一缓存单元4、第二缓存单元5、存储单元2和网络连接单元3，所述FPGA单元1包括PL端和PS端，所述PL端通过PS端和存储单元2连接，所述PL端和外部的采集设备连接，所述PL端和PS端之间设有用于传输数据的HP总线，HP总线是Zynq芯片的重要数据通道，是高性能/带宽的AXI3.0(advanced extensible interface)标准的接口，主要用于PL端访问PS端上的寄存器(DDR或on-chcip RAM)，速率高达1200MB/s，所述PL端的第一HP接口和PS端的第二HP接口一一对应，部分第一HP接口和对应的第二HP接口连接形成HP总线中用于传输被采集数据的第一通道，部分第一HP接口和对应的第二HP接口连接形成用于传输被回放数据的第二通道，第一通道和第二通道就是HP总线中的一路通道，FPGA单元1中，HP总线中的通道包括至少一路第一通道以传输被采集数据，还包括至少一路第二通道以传输被回放数据，从而提供了多个互相独立的数据传输通道，省去了数据通道解析后存储的工作，提高存储效率，降低数据传输过程中出错的概率，使得第一通道中的采集数据和第二通道中的回放数据可以同时反向传输，同时HP总线中每一路通道提供高达1200MB/s的传输速率，从而保证了多通道下的数据高速传输。

本实施例中，网络连接单元3用于接收外部指令并发送给FPGA单元1或者导出存储单元2的数据，因此依次连接的存储单元2、PS端和网络连接单元3形成了用于回放存储单元2中的数据的第三通道，可以通过第三通道来回放存储单元2中的文件，使得第一通道中的采集数据和第三通道中的回放数据可以同时传输，互不干扰，极大的方便了用户的操作。

如图2所示，PL端和PS端之间设有用于传输控制信息的GP总线，GP总线是通用的AXI(advanced extensible interface)接口，GP总线中每一路通道的传输速率高达500MB/s，提供了高速传输控制信息的通道，所述PL端的第一GP接口和PS端的第二GP接口一一对应，第一GP接口和对应的第二GP接口连接形成的形成用于交互控制信息的第四通道就是GP总线中的一路通道，所述PL端和第一缓存单元4连接，使得待发送至PS端或者外部的采集设备的数据被缓存，所述PS端和第二缓存单元5连接，使得待发送至PL端或者存储单元2的数据被缓存。

如图2所示，本实施例中的PL端设有SRIO接口或Aurora接口或万兆网接口等高速数据传输接口，所述PL端通过SRIO接口或Aurora接口或万兆网接口和外部的采集设备连接。本实施例中采用SRIO接口，SRIO协议可选1.25Gbps、2.5Gbps、3.125Gbps、5Gbps和6.25Gbps五种速度能满足不同应用需求。

本实施例中基于HP接口的多通道数据采集存储回放卡与外部的设备可以采用光纤连接或者VPX背板连接的方式，光纤连接的情况下，本实施例中的回放卡还包括光电转换模块，所述PL端的SRIO接口通过光电转换模块和外部的采集设备连接，光电转换模块用于连接光纤，可以从光纤获取被采集的数据，通过FPGA单元1将被采集的数据发送给存储单元2进行数据采集存储，或者将来自FPGA单元1的数据通过光纤进行回放。

如图2所示，本实施例中的第一缓存单元4、第二缓存单元5分别为DDR4内存，所述PL端对应的DDR4内存、PL端的HP接口、PS端的HP接口、PL端对应的DDR4内存依次连接，DDR4内存的读写频率高达1600MHZ/s，可以实现采集和回放过程中数据的高速缓存和传输。

本实施例中的存储单元2为SATA硬盘，SATA硬盘挂载在PS端，用于存储采集的数据，容量可以根据需要选择。如图2所示，本实施例中的PS端包括第三缓存单元6和第四缓存单元7，所述PS端对应的DDR4内存、第三缓存单元6、第四缓存单元7和存储单元2依次连接，这是因为数据从DDR4中读取的速率很快，而写入SATA硬盘较慢，加入第三缓存单元6和第四缓存单元7可以使得PS端对应的DDR4内存和存储单元2的读写速度匹配，实现数据的高效存储。本实施例中，第三缓存单元6和第四缓存单元7分别对应PS端内部的内核空间和用户空间这两个区域的缓存块，内核空间和用户空间均有三级缓存，PS端将数据从DDR4取出后，通过DMA(自动操作)先放置到内核空间，再搬运到用户空间，实现自动写盘。在此过程中，内核可以进行其他操作，从而不影响系统的运行效率。

如图2所示，本实施例还提出一种基于HP接口的多通道数据采集存储回放系统，包括采集设备101、采集存储回放卡和用户端102，还包括回放设备103和用于下发采集和回放指令的上位机104，所述采集存储回放卡为任一上述的基于HP接口的多通道数据采集存储回放卡，所述采集设备101、回放设备103、上位机104分别通过光纤或VPX背板和采集存储回放卡连接，所述用户端102通过千兆网和采集存储回放卡的网络连接单元3连接，所述采集存储回放卡包括至少一路第一通道和至少一路第二通道，每个第一通道分别对应至少一个采集设备101，每个第二通道分别对应至少一个回放设备103，所述采集设备101和对应的第一通道连接，所述回放设备103与对应的第二通道连接，因此本实施例中的系统可以同时接收多个采集设备101的数据并且同时向多个回放设备103进行数据回放，使得不同通道的数据采集和回放同时进行，并且每个第一通道以及每个第二通道互相独立，降低FPGA单元1内部数据传输过程中出错的概率，省去了数据通道解析后存储的工作，提高存储效率；同时本实施例中的系统也可以同时接收多个采集设备101的数据并且将所采集的数据存储后通过第三通道由网络连接单元3向用户端102进行回放，从而使得数据的采集和回放同时进行且互不干扰，极大的方便了用户的操作。

下面对本实施例的系统中进行数据采集和回放的步骤进行说明：

S1)根据HP总线中的通道的数量划分第一缓存单元4得到一一对应的第一缓存空间，如图3所示，HP总线中每一个通道分别对应第一缓存单元4中一段缓存地址，输入和输出数据时分别对相应地址空间进行操作，省去后续的数据通路解析；

S2)FPGA单元1的PS端通过PL端接收上位机104的指令，若为采集指令，若为采集指令则跳转步骤S3)，若为回放指令则跳转步骤S4)；

S3)选择HP总线中采集设备101对应的第一通道，PL端从采集设备101获取数据，将数据缓存在第一缓存单元4中对应的第一缓存空间，然后将缓存的数据通过对应的第一通道发送给PS端，PS端将接受的数据缓存在第二缓存单元5的第二缓存空间，然后在存储单元2中配置采集设备101对应的文件夹并将缓存的数据存储在对应的文件夹中，返回步骤S2)；

S4)若回放指令指定通过回放设备103回放，PS端从存储单元2中获取回放指令指定的文件夹中的数据，选择HP总线中回放设备103对应的第二通道，并将数据缓存在第二缓存空间中，然后将缓存的数据通过对应的第二通道发送给PL端，PL端将接受的数据缓存在第二通道对应的第一缓存空间，然后将缓存的数据发送给回放设备103，返回步骤S2)；若回放指令指定通过用户端102回放，PS端从存储单元2中获取回放指令指定的文件夹中的数据并将获取的数据通过网络连接单元3发送给用户端102，返回步骤S2)。

上述只是本实用新型的较佳实施例，并非对本实用新型作任何形式上的限制。虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均应落在本实用新型技术方案保护的范围内。

Claims (10)

1.一种基于HP接口的多通道数据采集存储回放卡，其特征在于，包括FPGA单元(1)、存储单元(2)，所述FPGA单元(1)包括可编程逻辑组件和处理器系统，所述可编程逻辑组件通过处理器系统和存储单元(2)连接，所述可编程逻辑组件还和外部的采集设备连接，所述可编程逻辑组件和处理器系统之间设有用于传输数据的HP总线，所述可编程逻辑组件的第一HP接口和处理器系统的第二HP接口一一对应，部分第一HP接口和对应的第二HP接口连接形成HP总线中用于传输被采集数据的第一通道，部分第一HP接口和对应的第二HP接口连接形成用于传输被回放数据的第二通道。

2.根据权利要求1所述的基于HP接口的多通道数据采集存储回放卡，其特征在于，还包括网络连接单元(3)，所述网络连接单元(3)、处理器系统和存储单元(2)依次连接形成用于回放存储单元(2)中的数据的第三通道。

3.根据权利要求1所述的基于HP接口的多通道数据采集存储回放卡，其特征在于，还包括第一缓存单元(4)和第二缓存单元(5)，所述可编程逻辑组件和第一缓存单元(4)连接，使得待发送至处理器系统或者外部的采集设备的数据被缓存，所述处理器系统和第二缓存单元(5)连接，使得待发送至可编程逻辑组件或者存储单元(2)的数据被缓存。

4.根据权利要求3所述的基于HP接口的多通道数据采集存储回放卡，其特征在于，所述第一缓存单元(4)、第二缓存单元(5)分别为DDR4内存。

5.根据权利要求4所述的基于HP接口的多通道数据采集存储回放卡，其特征在于，所述处理器系统包括第三缓存单元(6)和第四缓存单元(7)，所述处理器系统对应的DDR4内存、第三缓存单元(6)、第四缓存单元(7)和存储单元(2)依次连接，使得处理器系统对应的DDR4内存和存储单元(2)的读写速度匹配。

6.根据权利要求1所述的基于HP接口的多通道数据采集存储回放卡，其特征在于，所述可编程逻辑组件和处理器系统之间设有用于传输控制信息的GP总线，所述可编程逻辑组件的第一GP接口和处理器系统的第二GP接口一一对应，第一GP接口和对应的第二GP接口互相连接形成GP总线中用于交互控制信息的第四通道。

7.根据权利要求1所述的基于HP接口的多通道数据采集存储回放卡，其特征在于，还包括光电转换模块，所述可编程逻辑组件通过光电转换模块和外部的采集设备连接。

8.根据权利要求1所述的基于HP接口的多通道数据采集存储回放卡，其特征在于，所述可编程逻辑组件通过SRIO接口或Aurora接口或万兆网接口和外部的采集设备连接。

9.一种基于HP接口的多通道数据采集存储回放系统，其特征在于，包括采集设备(101)、采集存储回放卡和用户端(102)，所述采集存储回放卡为权利要求1～8任一所述的基于HP接口的多通道数据采集存储回放卡，所述采集设备(101)通过光纤或VPX背板和采集存储回放卡连接，所述用户端(102)通过千兆网和采集存储回放卡的网络连接单元(3)连接，每个第一通道分别对应至少一个采集设备(101)，所述采集设备(101)与对应的第一通道连接。

10.根据权利要求9所述的基于HP接口的多通道数据采集存储回放系统，其特征在于，还包括回放设备(103)和用于下发采集和回放指令的上位机(104)，所述回放设备(103)和上位机(104)分别通过光纤或VPX背板和采集存储回放卡连接，每个第二通道分别对应至少一个回放设备(103)，所述回放设备(103)与对应的第二通道连接。

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