CN104166639A - 10GSps8bit高速信号实时采集传输存储与回放系统 - Google Patents

Abstract

本发明涉及了10GSps8bit高速信号实时采集传输存储与回放系统。系统硬件上包括数据采集子系统、数据传输子系统、数据存储子系统及管理控制采集子系统，软件上包括GHz宽带模拟信号调理技术、高速低抖动时钟发生技术、80Gbps带宽的多通道并行高速数据传输技术、基于DDR3的高速数据缓存技术、高速数据存储技术、高速ADC交错采样补偿技术。本系统能对信号进行10GSps8bit的高速高精度采集，并将采集得到的数字信号实时存储起来，可以通过回放装置对数据进行回读，以便于进行事后分析和处理。

Description

10GSps8bit高速信号实时采集传输存储与回放系统

技术领域

本发明是一种高速数据采集、传输、存储与回放系统，具体涉及10GSps8bit高速信号实时采集传输存储与回放系统。

背景技术

高速数据采集、传输、存储与回放系统在工业及通信领域有着广泛的需求和应用。高速数据采集、传输、存储的关键之一是高速模拟-数字转换器(ADC)。高速宽带ADC器件制造技术主要被西方发达国家所垄断，目前国外的主要模数转换芯片制造商有E2V，Maxim以及National Semiconductor等。目前单片ADC可以达到的最高采样率为5GSps。若要得到更高的采样速率，可以利用多片高速ADC在不同相位时钟驱动下交错采样实现。国外一些主要采集设备制造厂商在此方面取得了卓有成效的研究进展，瑞典的Signal Processing Devices公司的ADQ108 Tiger，其模数转换芯片选用了NS公司最高采样率为3.5GSps的芯片ADC08D3000，采用两片ADC交错采样的技术，达到的等效采样率为7GSps。而美国Agilent公司的U1065A采用了4片采样率为2GSps的ADC交错采样，达到的等效采样率为8GSps。

随着ADC的采样速度和采样精度等指标日益提升，其产生的数据流量也大幅增长，以一片1GSps，8bit的ADC为例，其每秒钟产生的数据量就有1GBytes。对于如此大量的数据，实现实时记录的前提条件是将数据无差错地传输到存储单元。

目前在工业领域广泛应用的高速串行总线协议有PCI Express、VPX和万兆以太网等，其中PCI Express 1.0单通道传输率为2.5Gbit/s，而PCI Express 2.0标准单通道传输率5.0Gbit/s，采用8lane传输，可以达到40Gbit/s的速度，对于采样率达到10GSps，采样精度为8bit的高速数据采集系统，每秒钟产生的数据量将达到10GB/s，一个PCIe2.0 8lane的接口满足不了需要，这就需要通过数据分发，利用多台机器通过PCIe2.0接口完成数据的接收和存储。在数据的分发和传输过程中需要高性能的时钟信号和数据校验机制，而国内研究单位目前在此方面研究较少。

发明内容

为解决上述问题，本发明提出了一种10GSps8bit高速信号实时采集传输存储与回放系统。系统可以以10GSps的采样速度，将8bit分辨率的采样数据实时存储起来，且具有事后回放功能，通过千兆以太网，数据管理软件可以完成数据的拼接和对齐。

系统总体方案示意图如图1所示。系统在硬件上包括数据采集子系统、数据传输子系统、数据存储子系统及管理控制采集子系统，其中，数据采集子系统连接到数据传输子系统，数据传输子系统连接到数据存储子系统，数据存储子系统连接到管理控制采集子系统，管理控制采集子系统通过控制信号控制数据采集子系统及数据存储子系统；

所述数据采集子系统包括前端信号调理电路、ADC交错电路、FPGA、时钟发生及调相电路，所述ADC交错电路包括两片高速ADC芯片EV10AQ190，两片高速ADC芯片EV10AQ190进行交错采集以实现采样速率10GS/s，由FPGA完成数据的分发及高速串行传输；

所述数据传输子系统包括位宽变换模块、分发传输模块及100Gbps传输分发接口；

所述数据存储子系统包括NAND Flash固态存储阵列，固态存储阵列分别连接在8台计算机上；

所述管理控制采集子系统包括主控计算机、交换机；

所述ADC的采集结果由FPGA按照时间先后顺序分配到10路并行光纤接口并通过其分发到多个NAND Flash存储阵列中进行高速存储。当需要进行数据回调时，可通过千兆以太网将NAND Flash存储阵列中的数据传至高性能服务器中进行多通道数据拼接与对齐与数据处理。    

本发明提供的技术方案是：10GSps8bit高速信号实时采集传输存储与回放系统设计和实现，核心软件技术主要包括80Gbps带宽的多通道并行高速数据传输技术、高速数据存储技术、高速ADC交错采样补偿技术等。

1）突破80Gbps多通道并行高速数据传输技术

数据传输带宽是制约本系统整体性能的主要瓶颈，也是项目的关键。由于系统中ADC采样率极高，每秒钟产生的数据量高达10GB，超过了目前任何一种成熟的单一传输接口的传输能力，本发明设计了多通道高速并行传输方案。方案采用了高速串行协议与并行多通道技术。

2）高速数据实时存储及管理技术

与传统机械存储技术相比固态硬盘具有读写速度快、可靠性高、功耗低、环境适应性强等优点。由于突破了传统机械硬盘的性能瓶颈，固态存储拥有极高的存储性能，在需要高读写性能和高环境适应性要求的系统、高性能计算研究领域有突出的应用表现。

本发明中，每个存储节点要达到1GB/s的实时存储带宽，本发明在每个存储节点采用基于PCIe2.0的固态存储板卡方案，根据系统需求研制数据管理软件。

3）高速ADC交错采样补偿技术

在本发明中，多种失配误差同时存在，共同影响系统性能。交错采集系统中难以避免会存在通道间的不平衡，其中时延误差、增益误差、偏置误差是影响多通道交错采集系统性能的主要因素。在本发明中，从理论上分析推导了失配误差对交错采集系统的动态性能的影响，针对交错采集系统通道失配误差进行数字域估计和补偿技术。通过Matlab软件实现失配误差优化算法的仿真验证，通过实际系统测试，算法能够满足对时延失配误差、增益失配误差和偏置失配误差的估计和补偿，算法对系统的SNR和ENOB可以得到显著提升。

本发明实现的主要功能是对信号进行10GSps8bit的高速高精度采集，并将采集得到的数字信号实时存储起来，可以通过回放装置对数据进行回读，以便于进行事后分析和处理。

附图说明：

图1是本发明的总体方案示意图；

图2为信号调理电路示意图；

图3为FPGA内部设计框图。

具体实施方式：

如附图1所示，待采集的信号通过调理电路，分别送至两个不同相位时钟控制的采集电路，两个采集信号叠加形成总采样频率达10GSps的信号采集电路，在FPGA中，对通道间的时延误差、增益误差、偏置误差等进行校正，并由FPGA完成数据的分发，将数据分别传送至10个存储节点。10个存储节点完成数据的接收和存储工作，并在控制计算机的作用下，完成数据的回读工作。

图2所示为信号调理电路示意图，为使采集系统能够满足更多应用场景的需求，将输入信号动态范围设计为可调整。本发明的信号调理电路由阻抗匹配模块，衰减器和全差分运算放大器三部分组成。输入阻抗采用50欧姆匹配；针对大的输入信号可做衰减处理，选用Minicircuit公司的DAT-31R5-PP+可编程控制的衰减器，输入信号带宽从DC~2.4GHz，可实现0.5dB~31.5dB衰减，信号输入范围-0.3V~3.6V。同时对于小信号，可以通过后端的全差分运放实现信号的放大；系统前端采用高速可编程全差分运放ADL5562实现对输入信号动态范围的浮动控制，并实现2GHz的整机带宽。ADL5562的 -3dB带宽为3.3GHz（6dB），内部集成了增益控制电阻，可通过外部管脚在6dB，12dB，15.5dB之间进行选择，0.1dB增益平坦度为220MHz(6dB)，输出压摆率在负载200欧的情况下为9.8V/ns，噪声密度1.6-34nV/HZ。

图3为FPGA内部设计框图，前段采集单元对FPGA的输入接口为40bit的数据流，但是后端的FPGA传输处理的应用中都是整数字节。因此所采取的方案为将三个数据拼接为一个128bit的数据送至DDR3进行缓存，这样会有8bit的冗余数据，这样可以加入通道标志位和奇偶校验信息等。通过DDR3输出的数据将被拆分为10路，并且在8bit的冗余数据中将加入通道标志位和校验信息。被拆分后的单通道数据率将是原来数据率的十分之一，约为1GB/s。因此被拆分后的数据可以通过万兆以太网技术，实现远距离的传输。这样也可以实现前端采集和后端处理、存储的分离。

Claims (4)

1.10GSps8bit高速信号实时采集传输存储与回放系统，系统的采样率达10GSps，采样分辨率为8bit，系统完成了采样数据的实时存储以及数据的事后回放，其特征在于：系统在硬件上包括数据采集子系统、数据传输子系统、数据存储子系统及管理控制采集子系统，其中，数据采集子系统连接到数据传输子系统，数据传输子系统连接到数据存储子系统，数据存储子系统连接到管理控制采集子系统，管理控制采集子系统通过控制信号控制数据采集子系统及数据存储子系统；

所述数据采集子系统包括前端信号调理电路、ADC交错电路、FPGA、时钟发生及调相电路；

所述ADC交错电路包括两片高速ADC芯片EV10AQ190，两片高速ADC芯片EV10AQ190进行交错采集以实现采样速率10GS/s，由FPGA完成数据的分发及高速串行传输；

所述数据传输子系统包括位宽变换模块、分发传输模块及100Gbps传输分发接口；

所述数据存储子系统包括NAND Flash固态存储阵列，固态存储阵列分别连接在8台计算机上；

所述管理控制采集子系统包括主控计算机、交换机；

所述ADC的采集结果由FPGA按照时间先后顺序分配到10路并行光纤接口并通过其分发到多个NAND Flash存储阵列中进行高速存储，当需要进行数据回调时，可通过千兆以太网将NAND Flash存储阵列中的数据传至高性能服务器中进行多通道数据拼接与对齐与数据处理；

系统软件上包括GHz宽带模拟信号调理技术、高速低抖动时钟发生技术、80Gbps带宽的多通道并行高速数据传输技术、基于DDR3的高速数据缓存技术、高速数据存储技术、高速ADC交错采样补偿技术。

2.根据权利要求1所述的10GSps8bit高速信号实时采集传输存储与回放系统，其特征在于：所述数据采集子系统包括前端信号调理电路、ADC交错电路、FPGA、时钟发生及调相电路，所述ADC交错电路包括两片高速ADC芯片EV10AQ190，两片高速ADC芯片EV10AQ190进行交错采集以实现采样速率10GS/s，由FPGA完成数据的分发及高速串行传输。

3.根据权利要求1所述的10GSps8bit高速信号实时采集传输存储与回放系统，其特征在于：所述前端信号调理电路由阻抗匹配模块、衰减器和全差分运算放大器三部分组成，输入阻抗采用50欧姆匹配；针对大的输入信号可做衰减处理，选用Minicircuit公司的DAT-31R5-PP+可编程控制的衰减器，输入信号带宽从DC~2.4GHz，实现0.5dB~31.5dB衰减，信号输入范围-0.3V~3.6V，同时对于小信号，通过后端的全差分运放实现信号的放大；系统前端采用高速可编程全差分运放ADL5562实现对输入信号动态范围的浮动控制，并实现2GHz的整机带宽，ADL5562的 -3dB带宽为3.3GHz，内部集成了增益控制电阻，通过外部管脚在6dB、12dB、15.5dB之间进行选择，0.1dB增益平坦度为220MHz，输出压摆率在负载200欧的情况下为9.8V/ns，噪声密度1.6-34nV/HZ。

4.根据权利要求1所述的10GSps8bit高速信号实时采集传输存储与回放系统，其特征在于：所述FPGA的输入接口为40bit的数据流，后端的FPGA采取的方案为将三个数据拼接为一个128bit的数据送至DDR3进行缓存，这样会有8bit的冗余数据，加入通道标志位和奇偶校验信息，通过DDR3输出的数据被拆分为10路，并且在8bit的冗余数据中将加入通道标志位和校验信息，被拆分后的单通道数据率将是原来数据率的十分之一，约为1GB/s，被拆分后的数据通过万兆以太网技术，实现远距离的传输，这样也实现前端采集和后端处理、存储的分离。