CN106646408A - 集回波信号采集与回放为一体的雷达回波模拟系统及方法 - Google Patents

Abstract

本发明属于雷达回波模拟技术领域，公开了一种集回波信号采集与回放为一体的雷达回波模拟系统及方法，所述系统包括：主机板，第一通信模块，接口板，第二通信模块，存储板；所述主机板包含：上位机，CPU处理器，固态存储器；所述接口板包含：第一FPGA芯片，光纤收发器，DDR3缓存模块；所述存储板包含：第二FPGA芯片，FLASH控制模块，FLASH阵列，能够保证检测雷达性能和信号处理机的准确性。

Description

集回波信号采集与回放为一体的雷达回波模拟系统及方法

技术领域

本发明属于雷达回波模拟技术领域，尤其涉及一种集回波信号采集与回放为一体的雷达回波模拟系统及方法。

背景技术

数据采集系统具有广泛的应用范围，在雷达系统中，主要应用于对雷达回波的采集与存储，是雷达试验设备中的重要组成部分。一方面，通过采集和存储，可以对重要的试验数据进行存档；另一方面，通过对大量的采集数据进行分析，可以完成系统的算法改进和功能扩展。

雷达回波模拟器是检验雷达性能和信号处理机的重要雷达设备。研制雷达系统的过程中，信号处理机需要在不同的环境下，即在不同的干扰和噪声等杂波下对回波信号进行处理，所以信号处理机性能的测试和验证十分重要。以往该测试主要是在外场进行现场测试，由于天气环境和所花费的人力和物力资源比较多，并且外界的环境对信号处理机的性能的测试也会产生很大的影响，容易造成误差，导致真实环境中的测试存在不可避免的隐患，所以雷达回波模拟器的研制十分重要。

目前使用模拟器模拟雷达在不同工作环境下的目标信号，该方法简单，容易操作，得到广泛推广，但是模拟的雷达回波信号毕竟只是近似实物仿真而来，与实际的雷达回波信号仍然有一定的差异。

发明内容

针对上述现有技术的不足，本发明提供一种集回波信号采集与回放为一体的雷达回波模拟系统及方法，能够保证检测雷达性能和信号处理机的准确性。

为达到上述目的，本发明采用如下技术方案予以实现。

技术方案一：

一种集回波信号采集与回放为一体的雷达回波模拟系统，所述雷达回波模拟系统分别与外部雷达天线和外部信号处理机连接，其特征在于，所述雷达回波模拟系统包括：主机板，第一通信模块，接口板，第二通信模块，存储板；外部雷达天线通过第一光纤与所述接口板连接，所述接口板通过第二光纤与外部信号处理机连接；

所述主机板包含：上位机，CPU处理器，固态存储器；所述接口板包含：第一FPGA芯片，光纤收发器，DDR3缓存模块；所述存储板包含：第二FPGA芯片，FLASH控制模块，FLASH阵列；

其中，所述主机板与所述接口板通过第一通信模块双向连接，所述接口板与所述存储板通过第二通信模块双向连接，所述上位机与所述CPU处理器通过串口单向连接，所述CPU处理器与所述固态存储器通过总线双向连接，所述第一FPGA芯片通过FPGA芯片与光纤收发器相连的接口与光纤收发器单向连接，所述第一FPGA芯片通过FPGA芯片与DDR3芯片互连的接口与DDR3缓存模块双向连接，所述第二FPGA芯片通过FPGA芯片与FLAH芯片相连的控制接口与FLASH控制模块单向连接，所述FLASH控制模块通过FLASH控制总线与FLASH阵列单向连接，所述第二FPGA芯片通过FPGA芯片与FLAH芯片互连的数据接口与FLASH阵列双向连接。

本发明技术方案一的特点和进一步的改进为：

(1)所述第一通信模块采用PCI9054芯片实现，所述第二通信模块采用CPCI连接器实现。

(2)所述光纤收发器包含十路光纤通道，用于采集十路雷达回波数据。

技术方案二：

一种集回波信号采集与回放为一体的雷达回波模拟方法，所述方法应用于如技术方案一所述的系统，所述方法包括：

步骤1，雷达回波数据采集：

(1a)光纤收发器通过光纤实时获取外部雷达天线接收的雷达回波数据；

(1b)当主机板中的上位机下发数据采集指令后，CPU处理器通过第一通信模块向第一FPGA芯片发送所述数据采集指令；

(1c)所述第一FPGA芯片接收所述数据采集指令，驱动DDR3缓存模块将所述光纤收发器获取到的雷达回波数据进行降速并缓存；

(1d)当所述DDR3缓存模块存储到预设的数据量后，所述DDR3缓存模块将缓存的雷达回波数据发送给所述第一FPGA芯片进行第一级数据处理，并将第一级数据处理后的雷达回波数据通过所述第一通信模块存储到主机板中的固态存储器中；

步骤2，擦FLASH阵列：

(2a)当主机板中的上位机下发擦FLASH指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述擦FLASH指令；

(2b)所述第一FPGA芯片将所述擦FLASH指令解码为擦FLASH选通信号，并将所述擦FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；

(2c)所述第二FPGA芯片接收所述擦FLASH选通信号，并根据所述擦FLASH选通信号对对应的FLASH阵列进行擦除操作；

步骤3，雷达回波数据烧写：

(3a)当主机板中的上位机下发数据烧写指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据烧写指令；

(3b)所述CPU处理器读取存储在所述固态存储器中的雷达回波数据，并将所述雷达回波数据通过所述第一通信模块发送给第一FPGA芯片；

(3c)所述第一FPGA芯片接收所述数据烧写指令，将所述数据烧写指令解码为写FLASH选通信号，将所述写FLASH选通信号发送给第二FPGA芯片；且所述第一FPGA芯片对所述雷达回波数据进行第二级数据处理，并将第二级数据处理后的雷达回波数据通过所述第二级通信模块发送给第二FPGA芯片；

(3d)所述第二FPGA芯片接收所述写FLASH选通信号，根据所述写FLASH选通信号将接收到的所述第二级数据处理后的雷达回波数据在FLASH控制模块的控制下写入FLASH阵列；

步骤4，雷达回波数据回放：

(4a)当主机板中的上位机下发数据回放指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据回放指令；

(4b)所述第一FPGA芯片将所述数据回放指令解码为读FLASH选通信号，并将所述读FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；

(4c)所述第二FPGA芯片根据所述读FLASH选通信号，在FLASH控制模块的控制下读取FLASH阵列中的雷达回波数据；

(4d)所述第二FPGA芯片将读取的雷达回波数据通过所述第二通信模块发送给第一FPGA芯片；

(4e)所述第一FPGA芯片对所述读取的雷达回波数据进行第三级数据处理，并驱动所述DDR3缓存模块对所述读取的雷达回波数据进行缓存和提速；

(4f)所述光纤收发器实时获取所述DDR3缓存模块中读取的雷达回波数据，并将所述读取的雷达回波数据通过光纤发送给外部信号处理机。

本发明技术方案二的特点和进一步的改进为：

(1)所述存储在DDR3缓存模块中的雷达回波数据为实部和虚部交错存储的宽16位的雷达回波数据，步骤1中，第一FPGA芯片进行第一级数据处理，具体为：

第一FPGA芯片将实部和虚部交错存储的位宽为16的雷达回波数据转换为高16位为实部、低16位为虚部，且位宽为32的雷达回波数据。

(2)步骤3中，第一FPGA芯片对所述雷达回波数据进行第二级数据处理，具体为：

第一FPGA芯片将一路32位的雷达回波数据转换为十路并行的64位雷达回波信号。

(3)步骤4中，第一FPGA芯片对所述读取的雷达回波数据进行第三级数据处理，具体为：

第一FPGA芯片将十路64位的雷达回波信号转换为一路160位的雷达回波信号，并将高位补零至256位。

(4)步骤2中，所述擦FLASH指令为全部擦指令或者部分擦指令；

所述全部擦指令包含一位控制信号，用于指示将FLASH阵列全部擦除；所述部分擦指令中携带有擦FLASH阵列的起始地址和擦除数据量，用于指示将FLASH阵列进行部分擦除，所述擦除数据量以页为单位。

(5)步骤3中，所述数据烧写指令为全部烧写指令或者部分烧写指令；

所述全部烧写指令包含一位控制信号，用于指示将FLASH阵列全部烧写；所述部分烧写指令中携带有烧写FLASH阵列的起始地址和烧写数据量，用于指示对FLASH阵列进行部分烧写，所述烧写数据量以页为单位。

(6)步骤4中，所述数据回放指令为全部回放指令或者部分回放指令；

所述全部回放指令包含一位控制信号，用于指示将FLASH阵列中存储的雷达回波数据全部进行回放；所述部分回放指令中携带有回放FLASH阵列的起始地址和回放数据量，用于指示对FLASH阵列中存储的雷达回波数据进行部分回放，所述回放数据量以页为单位。

本发明的有益效果：

(1)本发明集数据采集与雷达回波模拟回放为一体，打破了数据采集与雷达回波模拟回放各树一帜格局，也打破了雷达回波模拟器只通过产生近似实物的模拟雷达回波信号进行试验的弊端，不仅提升了检验雷达性能和信号处理机的准确率，也节约了更多的人力与物力；(2)本发明使用了能控制读写地址的FLASH阵列作为从数据采集到数据回放的中间存储对象，可以有效的实现对回放数据的数据量大小控制，继而实现对采集的雷达回波信号进行相应脉冲截取的功能，同时，可提升检验雷达性能和信号处理机的效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的集回波信号采集与回放为一体的雷达回波模拟系统的结构示意图；

图2为本发明实施例提供的主机板的结构示意图；

图3为本发明实施例提供的接口板的结构示意图；

图4为本发明实施例提供的存储板的结构示意图；

图5为本发明实施例提供的擦FLASH阵列与数据烧写过程的原理示意图；

其中，标号1为所述步骤1的数据采集时雷达回波数据流向通路；标号2为所述步骤3的数据烧写时的雷达回波数据流向通路；标号3为所述步骤4的数据回放时雷达回波数据流向通路；标号4为FLASH阵列；标号5为存有旧数据的FLASH阵列；标号6为空的FLASH阵列；标号7为存有新数据的FLASH阵列。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种集回波信号采集与回放为一体的雷达回波模拟系统，如图1所示，所述雷达回波模拟系统分别与外部雷达天线和外部信号处理机连接，所述雷达回波模拟系统包括：主机板，第一通信模块，接口板，第二通信模块，存储板；外部雷达天线通过第一光纤与所述接口板连接，所述接口板通过第二光纤与外部信号处理机连接；

如图2所示，所述主机板包含：上位机，CPU处理器，固态存储器；所示固态存储器用于存储采集的雷达回波数据，上位机用于设置发出各个控制指令，所述控制指令至少包括：数据采集指令、擦FLASH指令、数据烧写指令、数据回放指令。

如图3所示，所述接口板包含：第一FPGA芯片，光纤收发器，DDR3缓存模块；第一FPGA芯片起到对光纤收发器和DDR缓存模块的控制作用以及数据处理作用。

如图4所示，所述存储板包含：第二FPGA芯片，FLASH控制模块，FLASH阵列；第二FPGA芯片通过控制FLASH控制模块控制FLASH阵列的擦、读、写。

其中，所述主机板与所述接口板通过第一通信模块双向连接，所述接口板与所述存储板通过第二通信模块双向连接，所述上位机与所述CPU处理器通过串口单向连接，所述CPU处理器与所述固态存储器通过总线双向连接，所述第一FPGA芯片通过FPGA芯片与光纤收发器相连的接口与光纤收发器单向连接，所述第一FPGA芯片通过FPGA芯片与DDR3芯片互连的接口与DDR3缓存模块双向连接，所述第二FPGA芯片通过FPGA芯片与FLAH芯片相连的控制接口与FLASH控制模块单向连接，所述FLASH控制模块通过FLASH控制总线与FLASH阵列单向连接，所述第二FPGA芯片通过FPGA芯片与FLAH芯片互连的数据接口与FLASH阵列双向连接。

具体的，所述第一通信模块采用PCI9054芯片实现，这也是借用了PCI总线即插即用的优点。系统加电时，B IOS检测PCI总线，确定所有连接在PCI总线上的设备以及它们的配置要求，并进行系统的自动配置，这也就完成了接口板与主机板的连接。

所述第二通信模块采用CPCI连接器(Compact PCI连接器)实现，完成接口板与存储板的连接。

示例性的，所述固态存储器的稳定工作速度可以达到33MB/s，存储容量为1000GB。

示例性的，所述光纤收发器包括十路光纤通道，即可以采集十路雷达回波信号数据。

本发明实施例还提供一种集回波信号采集与回放为一体的雷达回波模拟方法，所述方法应用于上述实施例所述的系统，所述方法包括：

步骤1，雷达回波数据采集：

如图1中的通路1所示，光纤收发器通过光纤实时获取外部雷达天线接收的雷达回波数据；当主机板中的上位机下发数据采集指令后，CPU处理器通过第一通信模块向第一FPGA芯片发送所述数据采集指令；所述第一FPGA芯片接收所述数据采集指令，驱动DDR3缓存模块将所述光纤收发器获取到的雷达回波数据进行降速并缓存；当所述DDR3缓存模块存储到预设的数据量后，所述DDR3缓存模块将缓存的雷达回波数据发送给所述第一FPGA芯片进行第一级数据处理，并将第一级数据处理后的雷达回波数据通过所述第一通信模块存储到主机板中的固态存储器中，从而完成雷达回波数据的采集。

进一步的，所述存储在DDR3缓存模块中的雷达回波数据为实部和虚部交错存储的宽16位的雷达回波数据，步骤1中，第一FPGA芯片进行第一级数据处理，具体为：第一FPGA芯片将实部和虚部交错存储的位宽为16的雷达回波数据转换为高16位为实部、低16位为虚部，且位宽为32的雷达回波数据。

需要说明的是，步骤1中采集雷达回波数据的数量可以通过更改控制DDR3缓存模块一次写入的数据量参数来控制。

还需要说明的是，所述DDR3缓存模块包含第一DDR3缓存器和第二DDR3缓存器，当第一FPGA芯片接收所述数据采集指令时，驱动第一DDR3缓存器将所述光纤收发器获取到的雷达回波数据进行降速并缓存；当所述第一DDR3缓存器存储到预设的数据量后，所述第一DDR3缓存器将缓存的雷达回波数据发送给所述第一FPGA芯片进行第一级数据处理，并将第一级数据处理后的雷达回波数据通过所述第一通信模块存储到主机板中的固态存储器中，为保证采集数据不间断，与此同时，第一FPGA芯片驱动第二DDR3缓存器将所述光纤收发器获取到的雷达回波数据进行降速并缓存；当所述第二DDR3缓存器存储到预设的数据量后，所述第二DDR3缓存器将缓存的雷达回波数据发送给所述第一FPGA芯片进行第一级数据处理，并将第一级数据处理后的雷达回波数据通过所述第一通信模块存储到主机板中的固态存储器中，并与此同时，第一FPGA芯片再次驱动第一DDR3缓存器将所述光纤收发器获取到的雷达回波数据进行降速并缓存，以此往复，达到乒乓缓存，不丢数据的目的。

步骤2，擦FLASH阵列：

当主机板中的上位机下发擦FLASH指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述擦FLASH指令；所述第一FPGA芯片将所述擦FLASH指令解码为擦FLASH选通信号，并将所述擦FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；所述第二FPGA芯片接收所述擦FLASH选通信号，并根据所述擦FLASH选通信号对对应的FLASH阵列进行擦除操作。

具体的，所述擦FLASH指令为全部擦指令或者部分擦指令；

所述全部擦指令包含一位控制信号，用于指示将FLASH阵列全部擦除；所述部分擦指令中携带有擦FLASH阵列的起始地址和擦除数据量，用于指示将FLASH阵列进行部分擦除，所述擦除数据量以页为单位。

示例性的，由图5的前两个步骤可以看出FLASH阵列擦之前与FLASH阵列擦之后的状态，所述图5中以部分擦为实例，当发送的为全部擦指令时，第二个框图里应该全为标注6一样的FLASH芯片，即FLASH阵列全为空。

步骤3，雷达回波数据烧写：

当主机板中的上位机下发数据烧写指令后，如图1的通路2所示，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据烧写指令；所述CPU处理器读取存储在所述固态存储器中的雷达回波数据，并将所述雷达回波数据通过所述第一通信模块发送给第一FPGA芯片；所述第一FPGA芯片接收所述数据烧写指令，将所述数据烧写指令解码为写FLASH选通信号，将所述写FLASH选通信号发送给第二FPGA芯片；且所述第一FPGA芯片对所述雷达回波数据进行第二级数据处理，并将第二级数据处理后的雷达回波数据通过所述第二级通信模块发送给第二FPGA芯片；所述第二FPGA芯片接收所述写FLASH选通信号，根据所述写FLASH选通信号将接收到的所述第二级数据处理后的雷达回波数据在FLASH控制模块的控制下写入FLASH阵列。

进一步的，步骤3中，第一FPGA芯片对所述雷达回波数据进行第二级数据处理，具体为：第一FPGA芯片将一路32位的雷达回波数据转换为十路并行的64位雷达回波信号。

具体的，所述数据烧写指令为全部烧写指令或者部分烧写指令；

所述全部烧写指令包含一位控制信号，用于指示将FLASH阵列全部烧写；所述部分烧写指令中携带有烧写FLASH阵列的起始地址和烧写数据量，用于指示对FLASH阵列进行部分烧写，所述烧写数据量以页为单位。

由图5的后两个步骤可以形象的看出写FLASH阵列之前与写FLASH阵列之后的状态，所述图5中以部分写为实例，而当发送的为全部写指令时，应建立在所述步骤3中的全部擦的基础上，否则将出现错误。图5中的部分写指令所携带的写FLASH阵列的起始地址与所述步骤3部分擦FLASH阵列的起始地址相同，写FLASH阵列的数据量小于所述步骤3部分擦FLASH阵列的数据量。当写FLASH阵列的数据量也等于所述步骤3部分擦FLASH阵列的数据量时，中间的两块空的FLASH阵列应该与标注7相同。

步骤4，雷达回波数据回放：

(4a)当主机板中的上位机下发数据回放指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据回放指令；

(4b)所述第一FPGA芯片将所述数据回放指令解码为读FLASH选通信号，并将所述读FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；

(4c)所述第二FPGA芯片根据所述读FLASH选通信号，在FLASH控制模块的控制下读取FLASH阵列中的雷达回波数据；

(4d)所述第二FPGA芯片将读取的雷达回波数据通过所述第二通信模块发送给第一FPGA芯片；

(4e)所述第一FPGA芯片对所述读取的雷达回波数据进行第三级数据处理，并驱动所述DDR3缓存模块对所述读取的雷达回波数据进行缓存和提速；

进一步的，步骤4中，第一FPGA芯片对所述读取的雷达回波数据进行第三级数据处理，具体为：第一FPGA芯片将十路64位的雷达回波信号转换为一路160位的雷达回波信号，并将高位补零至256位。

(4f)所述光纤收发器实时获取所述DDR3缓存模块中读取的雷达回波数据，并将所述读取的雷达回波数据通过光纤发送给外部信号处理机。

具体的，所述数据回放指令为全部回放指令或者部分回放指令；

所述全部回放指令包含一位控制信号，用于指示将FLASH阵列中存储的雷达回波数据全部进行回放；所述部分回放指令中携带有回放FLASH阵列的起始地址和回放数据量，用于指示对FLASH阵列中存储的雷达回波数据进行部分回放，所述回放数据量以页为单位。

本发明集数据采集与雷达回波模拟回放为一体，打破了数据采集与雷达回波模拟回放各树一帜格局，也打破了雷达回波模拟器只通过产生近似实物的模拟雷达回波信号进行试验的弊端，不仅提升了检验雷达性能和信号处理机的准确率，也节约了更多的人力与物力；本发明使用了能控制读写地址的FLASH阵列作为从数据采集到数据回放的中间存储对象，可以有效的实现对回放数据的数据量大小控制，继而实现对采集的雷达回波信号进行相应脉冲截取的功能，同时，可提升检验雷达性能和信号处理机的效率。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种集回波信号采集与回放为一体的雷达回波模拟系统，所述雷达回波模拟系统分别与外部雷达天线和外部信号处理机连接，其特征在于，所述雷达回波模拟系统包括：主机板，第一通信模块，接口板，第二通信模块，存储板；外部雷达天线通过第一光纤与所述接口板连接，所述接口板通过第二光纤与外部信号处理机连接；

所述主机板包含：上位机，CPU处理器，固态存储器；所述接口板包含：第一FPGA芯片，光纤收发器，DDR3缓存模块；所述存储板包含：第二FPGA芯片，FLASH控制模块，FLASH阵列；

其中，所述主机板与所述接口板通过第一通信模块双向连接，所述接口板与所述存储板通过第二通信模块双向连接，所述上位机与所述CPU处理器通过串口单向连接，所述CPU处理器与所述固态存储器通过总线双向连接，所述第一FPGA芯片通过FPGA芯片与光纤收发器相连的接口与光纤收发器单向连接，所述第一FPGA芯片通过FPGA芯片与DDR3芯片互连的接口与DDR3缓存模块双向连接，所述第二FPGA芯片通过FPGA芯片与FLAH芯片相连的控制接口与FLASH控制模块单向连接，所述FLASH控制模块通过FLASH控制总线与FLASH阵列单向连接，所述第二FPGA芯片通过FPGA芯片与FLAH芯片互连的数据接口与FLASH阵列双向连接。

2.根据权利要求1所述的一种集回波信号采集与回放为一体的雷达回波模拟系统，其特征在于，所述第一通信模块采用PCI9054芯片实现，所述第二通信模块采用CPCI连接器实现。

3.根据权利要求1所述的一种集回波信号采集与回放为一体的雷达回波模拟系统，其特征在于，所述光纤收发器包含十路光纤通道，用于采集十路雷达回波数据。

4.一种集回波信号采集与回放为一体的雷达回波模拟方法，所述方法应用于如权利要求1-3中任一项所述的系统，其特征在于，所述方法包括：

步骤1，雷达回波数据采集：

(1a)光纤收发器通过光纤实时获取外部雷达天线接收的雷达回波数据；

(1b)当主机板中的上位机下发数据采集指令后，CPU处理器通过第一通信模块向第一FPGA芯片发送所述数据采集指令；

(1c)所述第一FPGA芯片接收所述数据采集指令，驱动DDR3缓存模块将所述光纤收发器获取到的雷达回波数据进行降速并缓存；

(1d)当所述DDR3缓存模块存储到预设的数据量后，所述DDR3缓存模块将缓存的雷达回波数据发送给所述第一FPGA芯片进行第一级数据处理，并将第一级数据处理后的雷达回波数据通过所述第一通信模块存储到主机板中的固态存储器中；

步骤2，擦FLASH阵列：

(2a)当主机板中的上位机下发擦FLASH指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述擦FLASH指令；

(2b)所述第一FPGA芯片将所述擦FLASH指令解码为擦FLASH选通信号，并将所述擦FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；

(2c)所述第二FPGA芯片接收所述擦FLASH选通信号，并根据所述擦FLASH选通信号对对应的FLASH阵列进行擦除操作；

步骤3，雷达回波数据烧写：

(3a)当主机板中的上位机下发数据烧写指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据烧写指令；

(3b)所述CPU处理器读取存储在所述固态存储器中的雷达回波数据，并将所述雷达回波数据通过所述第一通信模块发送给第一FPGA芯片；

(3c)所述第一FPGA芯片接收所述数据烧写指令，将所述数据烧写指令解码为写FLASH选通信号，将所述写FLASH选通信号发送给第二FPGA芯片；且所述第一FPGA芯片对所述雷达回波数据进行第二级数据处理，并将第二级数据处理后的雷达回波数据通过所述第二级通信模块发送给第二FPGA芯片；

(3d)所述第二FPGA芯片接收所述写FLASH选通信号，根据所述写FLASH选通信号将接收到的所述第二级数据处理后的雷达回波数据在FLASH控制模块的控制下写入FLASH阵列；

步骤4，雷达回波数据回放：

(4a)当主机板中的上位机下发数据回放指令后，CPU处理器通过所述第一通信模块向所述第一FPGA芯片发送所述数据回放指令；

(4b)所述第一FPGA芯片将所述数据回放指令解码为读FLASH选通信号，并将所述读FLASH选通信号通过所述第二通信模块发送给第二FPGA芯片；

(4c)所述第二FPGA芯片根据所述读FLASH选通信号，在FLASH控制模块的控制下读取FLASH阵列中的雷达回波数据；

(4d)所述第二FPGA芯片将读取的雷达回波数据通过所述第二通信模块发送给第一FPGA芯片；

(4e)所述第一FPGA芯片对所述读取的雷达回波数据进行第三级数据处理，并驱动所述DDR3缓存模块对所述读取的雷达回波数据进行缓存和提速；

(4f)所述光纤收发器实时获取所述DDR3缓存模块中读取的雷达回波数据，并将所述读取的雷达回波数据通过光纤发送给外部信号处理机。

5.根据权利要求4所述的一种集回波信号采集与回放为一体的雷达回波模拟方法，其特征在于，所述存储在DDR3缓存模块中的雷达回波数据为实部和虚部交错存储的宽16位的雷达回波数据，步骤1中，第一FPGA芯片进行第一级数据处理，具体为：

第一FPGA芯片将实部和虚部交错存储的位宽为16的雷达回波数据转换为高16位为实部、低16位为虚部，且位宽为32的雷达回波数据。

6.根据权利要求5所述的一种集回波信号采集与回放为一体的雷达回波模拟方法，其特征在于，步骤3中，第一FPGA芯片对所述雷达回波数据进行第二级数据处理，具体为：

第一FPGA芯片将一路32位的雷达回波数据转换为十路并行的64位雷达回波信号。

7.根据权利要求6所述的一种集回波信号采集与回放为一体的雷达回波模拟方法，其特征在于，步骤4中，第一FPGA芯片对所述读取的雷达回波数据进行第三级数据处理，具体为：

第一FPGA芯片将十路64位的雷达回波信号转换为一路160位的雷达回波信号，并将高位补零至256位。

8.根据权利要求4所述的一种集回波信号采集与回放为一体的雷达回波模拟方法，其特征在于，步骤2中，所述擦FLASH指令为全部擦指令或者部分擦指令；

所述全部擦指令包含一位控制信号，用于指示将FLASH阵列全部擦除；所述部分擦指令中携带有擦FLASH阵列的起始地址和擦除数据量，用于指示将FLASH阵列进行部分擦除，所述擦除数据量以页为单位。

9.根据权利要求4所述的一种集回波信号采集与回放为一体的雷达回波模拟方法，其特征在于，步骤3中，所述数据烧写指令为全部烧写指令或者部分烧写指令；

所述全部烧写指令包含一位控制信号，用于指示将FLASH阵列全部烧写；所述部分烧写指令中携带有烧写FLASH阵列的起始地址和烧写数据量，用于指示对FLASH阵列进行部分烧写，所述烧写数据量以页为单位。

10.根据权利要求4所述的一种集回波信号采集与回放为一体的雷达回波模拟方法，其特征在于，步骤4中，所述数据回放指令为全部回放指令或者部分回放指令；

所述全部回放指令包含一位控制信号，用于指示将FLASH阵列中存储的雷达回波数据全部进行回放；所述部分回放指令中携带有回放FLASH阵列的起始地址和回放数据量，用于指示对FLASH阵列中存储的雷达回波数据进行部分回放，所述回放数据量以页为单位。