CN105676197A - 一种阵列雷达回波模拟器及其模拟方法 - Google Patents

Abstract

本发明公开了一种阵列雷达回波模拟器，包括：主机板、接口板和存储板；主机板用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并实时接收并存储接口板发送过来的阵列雷达回波信号；接口板用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时获取阵列雷达回波信号，进而获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述阵列雷达回波信号转化为N路缓存阵列雷达回波信号；存储板用于实时接收并存储所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，并依次进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并实时存储于接口板中。

Description

一种阵列雷达回波模拟器及其模拟方法

技术领域

本发明属于雷达回波模拟技术领域，特别涉及一种阵列雷达回波模拟器及其模拟方法，适用于实际工程应用。

背景技术

随着科学技术的快速发展，对雷达探测的要求也在不断提高，现代雷达需要有更高的搜索速度、分辨率和抗干扰能力。传统的雷达都采用机械扫描方式，不但成本高而且扫描时间久，为解决该弊端，开始研制电子扫描方式雷达，阵列雷达就是一种电子扫描方式雷达。它可以形成不同特性的波束，并且可以改变波束指向，通过控制天线的各个阵元的相位和幅度来完成的。其扫描时间短且易控制，并且如果使用阵面天线，其中的天线可以分组分别实现不同的功能，也就是一个雷达具有几个雷达的功能。

研制雷达系统的过程中，信号处理机需要在不同的环境下，即在不同的干扰和噪声等杂波下对回波信号进行处理，所以信号处理机性能的测试和验证十分重要。以往该测试主要是在外场进行现场测试，由于天气环境和所花费的人力和物力资源比较多，并且外界的环境对信号处理机的性能的测试也会产生很大的影响，容易造成误差，导致真实环境中的测试存在不可避免的隐患，所以雷达回波模拟器的研制十分重要。使用模拟器模拟雷达在不同工作环境下的目标信号，该方法简单，容易操作，得到广泛推广。随着近年来阵列雷达的广泛发展，对阵列雷达回波模拟器的需求也越来越高。

发明内容

针对上述现有技术存在的不足，本发明的目的在于提出一种阵列雷达回波模拟器及其模拟方法，该种阵列雷达回波模拟器及其模拟方法不仅能够实时对阵列雷达回波信号进行接收和存储，而且还能够按需要实时回放阵列雷达回波信号，实现本发明目的。

为达到上述技术目的，本发明采用以下技术方案予以实现。

技术方案一：

一种阵列雷达回波模拟器，包括：主机板、接口板和存储板；所述主机板与所述接口板连接；所述接口板与所述存储板连接；

所述主机板用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并依次发送至接口板，同时实时接收并存储接口板发送过来的阵列雷达回波信号；

所述接口板用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时获取阵列雷达回波信号；当所述接口板获取阵列雷达回波信号后，所述接口板将所述擦FLASH指令、写FLASH指令和读FLASH指令操作各自对应的高电平分别转换为低电平选通信号，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述阵列雷达回波信号转化为N路缓存阵列雷达回波信号，并将所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板；

所述存储板用于实时接收并存储所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后根据所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次对所述N路缓存阵列雷达回波信号进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号发送至接口板，所述接口板实时接收所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号，且所述接口板实时接收并存储N路缓存阵列雷达回波信号；其中，N为大于1的自然数；

所述接口板还用于实时接收所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至主机板；所述接口板还将对所述一路缓存阵列雷达回波信号进行缓存和提速，获得提速后的缓存阵列雷达回波信号，然后对所述提速后的缓存阵列雷达回波信号分别添加目标信号，并将添加目标信号的提速阵列雷达回波信号发送至外接设备进行阵列雷达回波信号的性能检测。

技术方案一的特点和进一步改进在于：

(一)所述主机板包括：CPU处理器、第一通信模块、固态存储器；所述CPU处理器分别与所述固态存储器和所述第一通信模块连接；所述固态存储器与所述第一通信模块连接；

所述CPU处理器，用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并控制第一通信模块依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，还用于实时控制第一通信模块接收接口板发送过来的阵列雷达回波信号；

所述第一通信模块，用于依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，并实时接收接口板发送过来的阵列雷达回波信号，并将所述阵列雷达回波信号发送至固态存储器中；

所述固态存储器，用于实时存储第一通信模块发送过来的阵列雷达回波信号。

(二)所述接口板包括：第一FPGA芯片、第二通信模块、光纤收发器、DDR2缓存模块、第一数据处理模块；所述第一FPGA芯片分别与所述第二通信模块、所述光纤收发器、所述DDR2缓存模块和第一数据处理模块连接；所述光纤收发器与所述DDR2缓存模块连接；所述DDR2缓存模块与所述第一数据处理模块连接；

所述第一FPGA芯片，用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时控制接口板内所有模块各自的工作时序，并将所述擦FLASH指令、写FLASH指令和读FLASH指令发送至第二通信模块；

所述第二通信模块用于接收所述擦FLASH指令、写FLASH指令和读FLASH指令并进行译码，然后将译码后的擦FLASH指令、译码后的写FLASH指令和译码后的读FLASH指令各自对应的高电平分别由高电平转换为低电平，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板；

所述光纤收发器，用于实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至所述DDR2缓存模块；

所述DDR2缓存模块用于实时缓存接收到的阵列雷达回波信号，并将缓存后的阵列雷达回波信号发送至第一数据处理模块；

所述第一数据处理模块，用于实时接收缓存后的阵列雷达回波信号，并将所述缓存后的阵列雷达回波信号转化为N路缓存阵列雷达回波信号，然后将所述N路缓存阵列雷达回波信号发送至存储板。

(三)所述接口板还包括：第一FPGA芯片、光纤收发器、线性调频模块、DDR2缓存模块、第二通信模块、第二数据处理模块；所述第一FPGA芯片分别与所述第二数据处理模块、第二通信模块、DDR2缓存模块、目标信号模块和光纤收发器连接；所述第二数据处理模块与所述第二通信模块连接；所述第二数据处理模块还与所述DDR2缓存模块连接；所述DDR2缓存模块与所述目标信号模块连接；所述目标信号模块与所述光纤收发器连接；

所述第一FPGA芯片，用于依次接收存储板发送过来的擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并实时控制接口板内所有模块各自的工作时序，并将所述N路缓存FLASH阵列雷达回波信号发送至第二数据处理模块；

所述第二数据处理模块，用于实时接收所述N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，并将所述一路缓存阵列雷达回波信号分别发送至第二通信模块和DDR2缓存模块；

所述第二通信模块用于将所述一路缓存阵列雷达回波信号实时发送至主机板；

所述DDR2缓存模块，用于实时接收并缓存所述一路缓存阵列雷达回波信号，并对所述一路缓存阵列雷达回波信号进行提速，获得提速后的缓存阵列雷达回波信号，然后将所述提速后的缓存阵列雷达回波信号发送至目标信号模块；

所述目标信号模块，用于实时获取目标信号，所述目标信号为线性调频信号、二相编码信号或步进频率脉冲信号，同时实时接收所述提速后的缓存阵列雷达回波信号，并对所述提速后的缓存阵列雷达回波信号添加目标信号，得到添加目标信号的阵列雷达回波信号后发送至光纤收发器；

所述光纤收发器，用于实时接收所述添加目标信号的阵列雷达回波信号，并实时发送至外接设备进行阵列雷达回波信号的性能检测。

(四)所述存储板包括：第二FPGA芯片、FLASH控制模块、FLASH阵列，所述第二FPGA芯片与所述FLASH控制模块连接；所述FLASH控制模块与所述FLASH阵列连接；

所述第二FPGA芯片，分别用于接收所述低电平擦FLASH选通信号、低电平写FLASH选通信号、低电平读FLASH选通信号和所述N路缓存阵列雷达回波信号，并通过FLASH控制模块对所述N路阵列雷达回波信号依次进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号发送至接口板。

技术方案二：

一种阵列雷达回波模拟方法，基于所述阵列雷达回波模拟器，所述阵列雷达回波模拟器包括主机板、接口板、存储板，所述主机板包括：CPU处理器、固态存储器和第一通信模块；所述接口板包括第一FPGA芯片、第二通信模块、光纤收发器、DDR2缓存模块、第一数据处理模块、目标信号模块、第二数据处理模块；所述存储板包括：第二FPGA芯片、FLASH控制模块、FLASH阵列，所述阵列雷达回波模拟方法，包括以下步骤：

步骤1，光纤收发器实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至DDR2缓存模块依次进行缓存和降速，得到降速后的缓存阵列雷达信号；

步骤2，CPU处理器给第一FPGA芯片发送擦FLASH指令，第一FPGA芯片接收到擦FLASH指令后将对应擦FLASH高电平转化为低电平擦FLASH选通信号，并将所述低电平擦FLASH选通信号发送至第二FPGA芯片，第二FPGA芯片根据所述低电平擦FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作，获得擦FLASH完成指令；

步骤3，CPU处理器给第一FPGA芯片发送写FLASH指令，第一FPGA芯片接收到写FLASH指令后将对应写FLASH高电平转化为低电平写FLASH选通信号，并将所述低电平写FLASH选通信号发送至第二FPGA芯片；然后第一FPGA芯片将所述降速后的缓存阵列雷达信号通过第一数据处理模块转化为N路缓存阵列雷达回波信号，并实时发送至第二FPGA芯片，第二FPGA芯片根据所述低电平写FLASH选通信号和所述降速后的缓存阵列雷达回波信号，对FLASH阵列中包含的所有FLASH芯片分别进行写操作，获得写FLASH完成指令；

步骤4，CPU处理器通过第一通信模块给第一FPGA芯片发送读FLASH指令，第一FPGA芯片接收到读FLASH指令后将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二FPGA芯片，第二FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行读操作，获得N路缓存阵列雷达回波信号；

步骤5，第一FPGA芯片实时控制第二数据处理模块接收所述N路缓存阵列雷达回波信号并转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至第一通信模块，CPU处理器通过第一通信模块实时将所述一路缓存阵列雷达回波信号存储到固态存储器中；

第一FPGA芯片还实时控制第二数据处理模块将所述一路缓存阵列雷达回波信号发送至DDR2模块进行缓存和提速，获得提速后的缓存阵列雷达回波信号并实时发送至所述目标信号模块；所述目标信号模块实时给所述提速后的缓存阵列雷达回波信号添加目标信号，然后再通过光纤收发器发送至外接设备进行阵列雷达回波信号的性能检测。

技术方案二的特点和进一步改进在于：

(一)所述步骤2的具体子步骤为：

a1，CPU处理器给第一FPGA芯片发送擦FLASH指令；

a2，第一FPGA芯片接收擦FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收擦FLASH指令并进行译码，第一FPGA芯片将对应擦FLASH高电平转化为低电平擦FLASH选通信号，然后将所述低电平擦FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好擦除FLASH的准备；

a3，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送擦除FLASH准备命令；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送擦除FLASH确认命令；第二FPGA芯片通过FLASH控制模块对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作；

a4，第一FPGA芯片等待接收第二FPGA芯片发送过来的擦FLASH完成命令，即若接收到擦FLASH完成命令，则第一FPGA芯片将所述低电平擦FLASH选通信号转化为高电平擦FLASH选通信号，即擦FLASH指令操作结束；否则擦FLASH选通信号一直为低，直到得到擦FLASH完成指令。

(二)所述步骤3的具体子步骤为：

b1，CPU处理器给第一FPGA芯片发送写FLASH指令；其中，所述写FLASH指令包括全部写FLASH指令和部分写FLASH指令；

b2，第一FPGA芯片接收写FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收写FLASH命令并进行译码，第一FPGA芯片将对应全部写FLASH高电平或部分写FLASH高电平转化为低电平全部写FLASH选通信号或低电平部分写FLASH选通信号，然后将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好写FLASH的准备；

b3，第一FPGA芯片控制DDR2缓存模块并从DDR2缓存器中读出所述降速后的缓存阵列雷达回波信号，然后发送至第二FPGA芯片；

b4，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送写FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O口发送地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送写FLASH确认命令；然后第二FPGA芯片通过FLASH控制模块将第一FPGA芯片实时发送过来的所述降速后的缓存阵列雷达回波信号写入FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区；

b5，第一FPGA芯片等待接收所述存储板实时发送过来的写FLASH完成命令，即若接收到写FLASH完成命令，则第一FPGA芯片将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号转化为高电平全部写FLASH选通信号或高电平部分写FLASH选通信号，写FLASH数据操作结束；否则所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号一直为低，且所述CPU处理器将持续接收第一FPGA芯片发送过来的所述降速后的缓存阵列雷达回波信号，直到得到写FLASH完成指令。

(三)所述步骤4的具体子步骤为：

c1，CPU处理器给第一FPGA芯片发送读FLASH指令；

c2，第一FPGA芯片接收读FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收读FLASH指令并进行译码，再将译码后的读FLASH指令发送至第二FPGA芯片，第二FPGA芯片将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好读FLASH的准备；

c3，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送读FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O口发送需要读出的数据对应地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送读FLASH确认命令；然后第二FPGA芯片通过FLASH控制模块将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号读出来，并发送至第一FPGA芯片；

c4，第一FPGA芯片等待接收第二FPGA芯片发送过来的读FLASH完成命令，若接收到读完成FLASH命令，则第一FPGA芯片将所述低电平读FLASH选通信号转化为高电平读FLASH选通信号，读FLASH指令操作结束并获得N路缓存阵列雷达回波信号；否则所述低电平读FLASH选通信号一直为低，且CPU处理器将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号进行持续读取。

本发明的有益效果为：本发明的一种阵列雷达回波模拟器及其模拟方法不仅能够实时对阵列雷达回波信号进行接收和存储，而且还能够按需要实时回放阵列雷达回波信号。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1为本发明的阵列雷达回波模拟器的整体结构示意图；

图2为本发明的阵列雷达回波模拟器的主机板结构示意图；

图3为本发明的阵列雷达回波模拟器的接口板实时接收阵列雷达回波信号的结构示意图；

图4为本发明的阵列雷达回波模拟器的接口板实时回放阵列雷达回波信号的结构示意图；

图5为本发明的阵列雷达回波模拟器的存储板结构示意图；

图6为本发明的阵列雷达回波回波模拟方法的步骤2流程图；

图7为本发明的阵列雷达回波回波模拟方法的步骤3流程图；

图8为本发明的阵列雷达回波回波模拟方法的步骤4流程图；

图9为使用本发明方法进行数据读取的流程图；

图10为使用本发明方法进行数据回放的流程图。

具体实施方式

在本发明描述中，除非另有明确的规定和限制，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或者一体地连接；可以是机械连接，也可以是电连接；可以是直接连接，也可以是通过中间媒介连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述语在本发明中的具体含义。

参照图1，为本发明的阵列雷达回波模拟器的整体结构示意图；在本发明的实施例中，所述阵列雷达回波模拟器包括：主机板、接口板和存储板；所述主机板与所述接口板连接；所述接口板与所述存储板连接。

所述主机板用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并依次发送至接口板，同时实时接收并存储接口板发送过来的阵列雷达回波信号。

所述接口板用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时获取阵列雷达回波信号；当所述接口板获取阵列雷达回波信号后，所述接口板将所述擦FLASH指令、写FLASH指令和读FLASH指令操作各自对应的高电平分别转换为低电平选通信号，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述阵列雷达回波信号转化为N路缓存阵列雷达回波信号，并将所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板；其中，N为大于1的自然数。

所述存储板用于实时接收并存储所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后根据所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次对所述N路缓存阵列雷达回波信号进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号发送至接口板，所述接口板实时接收所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号，且所述接口板实时接收并存储N路缓存阵列雷达回波信号。

所述接口板还用于实时接收所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至主机板；所述接口板还将对所述一路缓存阵列雷达回波信号进行缓存和提速，获得提速后的缓存阵列雷达回波信号，然后对所述提速后的缓存阵列雷达回波信号分别添加目标信号，并将添加目标信号的提速阵列雷达回波信号发送至外接设备进行阵列雷达回波信号的性能检测。

参照图2，为本发明的阵列雷达回波模拟器的主机板结构示意图；所述主机板用于给接口板发送擦FLASH指令、写FLASH指令或读FLASH指令，且实时接收并存储阵列雷达回波信号；本发明实施例中的主机板包括：CPU处理器、固态存储器和第一通信模块；所述CPU处理器分别与所述固态存储器和所述第一通信模块连接；所述固态存储器与所述第一通信模块连接。

所述CPU处理器，用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并控制第一通信模块依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，还用于实时控制第一通信模块接收接口板发送过来的阵列雷达回波信号。

所述第一通信模块，用于依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，并实时接收接口板发送过来的阵列雷达回波信号，并将所述阵列雷达回波信号发送至固态存储器中。

所述固态存储器，用于实时存储第一通信模块发送过来的阵列雷达回波信号。

本发明实施例中，所述主机板还包括电源管理模块，用于给阵列雷达回波模拟器提供数字电源和模拟电源；其中，数字电源分别给存储板和接口板供电；模拟电源用于给主机板供电。

参照图3，为本发明的阵列雷达回波模拟器的接口板实时接收阵列雷达回波信号的结构示意图；在本发明实施例中，接口板包括：第一FPGA芯片、第二通信模块、光纤收发器、DDR2缓存模块、第一数据处理模块；所述第一FPGA芯片分别与所述第二通信模块、所述光纤收发器、所述DDR2缓存模块和第一数据处理模块连接；所述光纤收发器与所述DDR2缓存模块连接；所述DDR2缓存模块与所述第一数据处理模块连接。

所述第一FPGA芯片，用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时控制接口板内所有模块各自的工作时序，并将所述擦FLASH指令、写FLASH指令和读FLASH指令发送至第二通信模块；；本发明实施例选用EP4SGX230F1517芯片作为第一FPGA芯片，该芯片的最高处理速度为500MB/s，且该芯片的外部传输端口为LVDS差分端口，最大传输时钟为400MHz。

所述第二通信模块用于接收所述擦FLASH指令、写FLASH指令和读FLASH指令并进行译码，然后将译码后的擦FLASH指令、译码后的写FLASH指令和译码后的读FLASH指令各自对应的高电平分别转换为低电平选通信号，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板。

所述光纤收发器，用于实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至所述DDR2缓存模块。

所述DDR2缓存模块用于实时缓存接收到的阵列雷达回波信号，并将缓存后的阵列雷达回波信号发送至第一数据处理模块。

所述第一数据处理模块，用于实时接收缓存后的阵列雷达回波信号，并将所述缓存后的阵列雷达回波信号转化为N路缓存阵列雷达回波信号，然后将所述N路缓存阵列雷达回波信号发送至存储板。

参照图4，为本发明的阵列雷达回波模拟器的接口板实时回放阵列雷达回波信号的结构示意图；所述接口板还包括：第一FPGA芯片、光纤收发器、线性调频模块、DDR2缓存模块、第二通信模块、第二数据处理模块；所述第一FPGA芯片分别与所述第二数据处理模块、第二通信模块、DDR2缓存模块、目标信号模块和光纤收发器连接；所述第二数据处理模块与所述第二通信模块连接；所述第二数据处理模块还与所述DDR2缓存模块连接；所述DDR2缓存模块与所述目标信号模块连接；所述目标信号模块与所述光纤收发器连接。

所述第一FPGA芯片，用于依次接收存储板发送过来的擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并实时控制接口板内所有模块各自的工作时序，并将所述N路缓存FLASH阵列雷达回波信号发送至第二数据处理模块；本发明实施例选用EP4SGX230F1517芯片作为第一FPGA芯片，该芯片的最高处理速度为500MB/s，且该芯片的外部传输端口为LVDS差分端口，最大传输时钟为400MHz。

所述第二数据处理模块，用于实时接收所述N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，并将所述一路缓存阵列雷达回波信号分别发送至第二通信模块和DDR2缓存模块。所述第二通信模块用于将所述一路缓存阵列雷达回波信号实时发送至主机板。

所述DDR2缓存模块，用于实时接收并缓存所述一路缓存阵列雷达回波信号，并对所述一路缓存阵列雷达回波信号进行提速，获得提速后的缓存阵列雷达回波信号，然后将所述提速后的缓存阵列雷达回波信号发送至目标信号模块。

所述目标信号模块，用于实时获取目标信号，所述目标信号为线性调频信号、二相编码信号或步进频率脉冲信号，同时实时接收所述提速后的缓存阵列雷达回波信号，并对所述提速后的缓存阵列雷达回波信号添加目标信号，得到添加目标信号的阵列雷达回波信号后发送至光纤收发器。

所述光纤收发器，用于实时接收所述添加目标信号的阵列雷达回波信号，并实时发送至外接设备进行阵列雷达回波信号的性能检测。

参照图5，为本发明的阵列雷达回波模拟器的存储板结构示意图；所述存储板包括：第二FPGA芯片、FLASH控制模块、FLASH阵列，所述第二FPGA芯片与所述FLASH控制模块连接；所述FLASH控制模块与所述FLASH阵列连接。

所述第二FPGA芯片，分别用于接收所述低电平擦FLASH选通信号、低电平写FLASH选通信号、低电平读FLASH选通信号和所述N路缓存阵列雷达回波信号，并通过FLASH控制模块对所述N路阵列雷达回波信号依次进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号发送至接口板。

具体地，本发明的实施例选用EP3SL150F1152芯片作为第二FPGA芯片，该芯片的最高处理速度为500MB/s，且该芯片的外部传输端口为LVDS差分端口，最大传输时钟为400MHz；

在本发明实施例中，FLASH阵列采用20组FLASH进行并联工作，并且每组FLASH采用3个片FLASH芯片进行串联工作，且选用MT29F256G08CJAAA芯片作为FLASH芯片，该芯片是MICRON公司的产品，属于NANDFLASH；每个FLASH芯片由两小片容量为16GByte的芯片构成，每小片是由两个逻辑单元构成，每个逻辑单元由2个plane构成，每个plane又包含2048个块，每个块包含256个页，每页有8192个字节的存储空间和448个字节的空闲空间。

本发明的一种阵列雷达回波模拟方法，基于所述阵列雷达回波模拟器，所述阵列雷达回波模拟器包括主机板、接口板、存储板，所述主机板包括：CPU处理器、固态存储器和第一通信模块；所述接口板包括第一FPGA芯片、光纤收发器、DDR2缓存模块、第二通信模块、目标信号模块、第一数据处理模块、第二数据处理模块；所述存储板包括：第二FPGA芯片、FLASH控制模块、FLASH阵列，所述阵列雷达回波模拟方法，包括以下步骤：

步骤1，光纤收发器实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至DDR2缓存模块依次进行缓存和降速，得到降速后的缓存阵列雷达信号。具体地，光纤收发器接收外部设备实时发送过来的阵列雷达回波信号，所述光纤收发器共10根光纤，每根光纤传输4路数据，总共40路数据；由于光纤的传输数据速率相比较FPGA较高，数据处理不便，所以通过DDR2缓存模块对光纤收发器实时接收到的阵列雷达回波信号依次进行缓存和降速。

步骤2，CPU处理器给第一FPGA芯片发送擦FLASH指令，第一FPGA芯片接收到擦FLASH指令后将对应擦FLASH高电平转化为低电平擦FLASH选通信号，并将所述低电平擦FLASH选通信号发送至第二FPGA芯片，第二FPGA芯片根据所述低电平擦FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作，获得擦FLASH完成指令。

参照图6，为本发明的阵列雷达回波回波模拟方法的步骤2流程图；第二FPGA芯片根据所述低电平擦FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作，即第二FPGA芯片以每个FLASH芯片中包含的块为单位，对FLASH阵列中包含的所有块分别进行擦除操作，其子步骤为：

a1，CPU处理器给第一FPGA芯片发送擦FLASH指令；

a2，第一FPGA芯片接收擦FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收擦FLASH指令并进行译码，第一FPGA芯片将对应擦FLASH高电平转化为低电平擦FLASH选通信号，然后将所述低电平擦FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好擦除FLASH的准备。

a3，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送擦除FLASH准备命令；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送擦除FLASH确认命令；第二FPGA芯片通过FLASH控制模块对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作。

a4，第一FPGA芯片等待接收第二FPGA芯片发送过来的擦FLASH完成命令，即若接收到擦FLASH完成命令，则第一FPGA芯片将所述低电平擦FLASH选通信号转化为高电平擦FLASH选通信号，即擦FLASH指令操作结束；否则擦FLASH选通信号一直为低，直到得到擦FLASH完成指令。

步骤3，CPU处理器给第一FPGA芯片发送写FLASH指令，第一FPGA芯片接收到写FLASH指令后将对应写FLASH高电平转化为低电平写FLASH选通信号，并将所述低电平写FLASH选通信号发送至第二FPGA芯片；然后第一FPGA芯片将所述降速后的缓存阵列雷达回波信号通过第一数据处理模块转化为N路缓存阵列雷达回波信号，并实时发送至第二FPGA芯片，第二FPGA芯片根据所述低电平写FLASH选通信号和所述降速后的缓存阵列雷达回波信号，对FLASH阵列中包含的所有FLASH芯片分别进行写操作，获得写FLASH完成指令。

参照图7，为本发明的阵列雷达回波回波模拟方法的步骤3流程图；所述对FLASH阵列中包含的所有FLASH芯片分别进行写数据操作，包括：对FLASH阵列中包含的所有FLASH芯片分别进行写数据操作，即第二FPGA芯片以每个FLASH中包含的页为单位，对FLASH阵列中包含的所有页分别进行写数据操作，其具体子步骤为：

b1，CPU处理器给第一FPGA芯片发送写FLASH指令；其中，所述写FLASH指令包括全部写FLASH指令和部分写FLASH指令；

b2，第一FPGA芯片接收写FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收写FLASH命令并进行译码，第一FPGA芯片将对应全部写FLASH高电平或部分写FLASH高电平转化为低电平全部写FLASH选通信号或低电平部分写FLASH选通信号，然后将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好写FLASH的准备；

b3，第一FPGA芯片控制DDR2缓存模块并从DDR2缓存器中读出所述降速后的缓存阵列雷达回波信号，然后发送至第二FPGA芯片；

b4，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送写FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O口发送地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送写FLASH确认命令；然后第二FPGA芯片通过FLASH控制模块将第一FPGA芯片实时发送过来的所述降速后的缓存阵列雷达回波信号写入FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区；

b5，第一FPGA芯片等待接收所述存储板实时发送过来的写FLASH完成命令，即若接收到写FLASH完成命令，则第一FPGA芯片将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号转化为高电平全部写FLASH选通信号或高电平部分写FLASH选通信号，写FLASH数据操作结束；否则所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号一直为低，且所述CPU处理器将持续接收第一FPGA芯片发送过来的所述降速后的缓存阵列雷达回波信号，直到得到写FLASH完成指令。

步骤4，CPU处理器通过第一通信模块给第一FPGA芯片发送读FLASH指令，第一FPGA芯片接收到读FLASH指令后将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二FPGA芯片，第二FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行读操作，获得N路缓存阵列雷达回波信号。

参照图8，为本发明的阵列雷达回波回波模拟方法的步骤4流程图；所述第二FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行读数据操作，包括：第二FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行读数据操作，即第二FPGA芯片以每个FLASH芯片中的页为单位，对FLASH阵列中包含的所有页分别进行读数据操作，其具体子步骤为：

c1，CPU处理器给第一FPGA芯片发送读FLASH指令。

c2，第一FPGA芯片接收读FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收读FLASH指令并进行译码，再将译码后的读FLASH指令发送至第二FPGA芯片，第二FPGA芯片将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好读FLASH的准备。

c3，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送读FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O口发送需要读出的数据对应地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送读FLASH确认命令；然后第二FPGA芯片通过FLASH控制模块将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号读出来，并发送至第一FPGA芯片。

c4，第一FPGA芯片等待接收第二FPGA芯片发送过来的读FLASH完成命令，若接收到读完成FLASH命令，则第一FPGA芯片将所述低电平读FLASH选通信号转化为高电平读FLASH选通信号，读FLASH指令操作结束并获得N路缓存阵列雷达回波信号；否则所述低电平读FLASH选通信号一直为低，且CPU处理器将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号进行持续读取。

步骤5，第一FPGA芯片实时控制第二数据处理模块接收所述N路缓存阵列雷达回波信号并转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至第一通信模块，CPU处理器通过第一通信模块实时将所述一路缓存阵列雷达回波信号存储到固态存储器中。

第一FPGA芯片还实时控制第二数据处理模块将所述一路缓存阵列雷达回波信号发送至DDR2模块进行缓存和提速，获得提速后的缓存阵列雷达回波信号并实时发送至所述目标信号模块；所述目标信号模块实时给所述提速后的缓存阵列雷达回波信号添加目标信号，然后再通过光纤收发器发送至外接设备进行阵列雷达回波信号的性能检测。

参照图9，为使用本发明方法进行数据读取的流程图；步骤5的具体子步骤为：

d1，第一FPGA芯片实时控制第二数据处理模块并实时接收FLASH阵列发送过来的所述N路缓存阵列雷达回波信号，并将所述N路缓存阵列雷达回波信号转化为一路缓存阵列雷达回波信号并分别实时发送至所述第一通信模块和所述固态存储器。

d2，第一通信模块与第二FPGA芯片建立通信，且通信准备建立后第一通信模块的标志信号LHOLD转化为高电平标志信号，当第二FPGA芯片识别到所述高电平标志信号后，将高电平标志信号对应的应答信号LHOLDA转化为高电平应答信号LHOLDA应答信号，此时第二FPGA芯片与第一通信模块已完成握手，并准备进行所述一路缓存阵列雷达回波信号传输；第一通信模块将地址阀门信号ADS转化为低电平地址阀门信号并发送至第二FPGA芯片，第二FPGA芯片接收所述低电平地址阀门信号后将READY信号转化为低电平READY信号并发送至第一通信模块，第一通信模块接收到低电平READY信号后开始向第二FPGA芯片发送一路缓存阵列雷达回波信号，直到发送最后一个数据时第一通信模块将BLAST信号转化为低电平BLAST信号，表示这是本次传输的最后一个数据，第二FPGA芯片接收到所述低电平BLAST信号后将所述低电平READY信号转化为高电平READY信号，表明本次所述一路缓存阵列雷达回波信号发送结束，最后将所述高电平标志信号和高电平标志信号对应的应答信号LHOLDA分别转化为低电平标志信号和低电平标志信号对应的应答信号；所述固态存储器实时存储一路缓存阵列雷达回波信号

参照图10，为使用本发明方法进行数据回放的流程图；步骤6的具体子步骤为：

e1，所述第二数据处理模块实时接收存储板发送过来的所述N路缓存阵列雷达回波信号，并将所述N路缓存阵列雷达回波信号转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号实时发送至所述DDR2缓存模块。

e2，所述DDR2缓存模块实时缓存所述一路缓存阵列雷达回波信号并进行提速，然后将提速后的所述一路缓存阵列雷达回波信号实时发送至所述目标信号模块。

e3，在需要回放实时阵列雷达回波信号之前，第二FPGA芯片将DDR2中缓存的所述一路缓存阵列雷达回波信号读出来发送给目标信号模块；所述目标信号模块产生的目标信号有多种形式，比如线性调频信号、二相编码信号或步进频率脉冲信号，本发明实时例中添加的目标信号是线性调频信号，是由数控振荡器NCO核模拟线性调频信号，该信号的参数通过主机板进行实时设置，其中所述参数包括脉冲宽度、脉冲重复周期、脉冲幅度和多普勒频率。

e4，在实时回放阵列雷达回波信号的时候，每一个脉冲重复周期内会产生一个同步控制信号，该同步控制信号的有效时间和线性调频信号的脉宽一样，发送所述一路缓存阵列雷达回波信号时只有该同步控制信号有效才会对所述一路缓存阵列雷达回波信号添加线性调频信号并发送给光纤收发器，获得添加线性调频信号的阵列雷达回波信号；否则只发送所述一路缓存阵列雷达回波信号给光纤收发器。

e5，光纤收发器将所述添加线性调频信号的阵列雷达回波信号实时发送至外接设备进行阵列雷达回波信号的性能检测。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种阵列雷达回波模拟器，其特征在于，包括：主机板、接口板和存储板；所述主机板与所述接口板连接；所述接口板与所述存储板连接；

所述主机板用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并依次发送至接口板，同时实时接收并存储接口板发送过来的阵列雷达回波信号；

所述接口板用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时获取阵列雷达回波信号；当所述接口板获取阵列雷达回波信号后，所述接口板将所述擦FLASH指令、写FLASH指令和读FLASH指令操作各自对应的高电平分别转换为低电平选通信号，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述阵列雷达回波信号转化为N路缓存阵列雷达回波信号，并将所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板；其中，N为大于1的自然数；

所述存储板用于实时接收并存储所述N路缓存阵列雷达回波信号、低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后根据所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次对所述N路缓存阵列雷达回波信号进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号发送至接口板，所述接口板实时接收所述擦FLASH完成指令、写FLASH完成指令和所述N路缓存FLASH阵列雷达回波信号，且所述接口板实时接收并存储N路缓存阵列雷达回波信号；

所述接口板还用于实时接收所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至主机板；所述接口板还将对所述一路缓存阵列雷达回波信号进行缓存和提速，获得提速后的缓存阵列雷达回波信号，然后对所述提速后的缓存阵列雷达回波信号分别添加目标信号，并将添加目标信号的提速阵列雷达回波信号发送至外接设备进行阵列雷达回波信号的性能检测。

2.如权利要求1所述的阵列雷达回波模拟器，其特征在于，所述主机板包括：CPU处理器、第一通信模块、固态存储器；所述CPU处理器分别与所述固态存储器和所述第一通信模块连接；所述固态存储器与所述第一通信模块连接；

所述CPU处理器，用于获取擦FLASH指令、写FLASH指令和读FLASH指令，并控制第一通信模块依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，还用于实时控制第一通信模块接收接口板发送过来的阵列雷达回波信号；

所述第一通信模块，用于依次给接口板发送擦FLASH指令、写FLASH指令和读FLASH指令，并实时接收接口板发送过来的阵列雷达回波信号，并将所述阵列雷达回波信号发送至固态存储器中；

所述固态存储器，用于实时存储第一通信模块发送过来的阵列雷达回波信号。

3.如权利要求1所述的阵列雷达回波模拟器，其特征在于，所述接口板包括：第一FPGA芯片、第二通信模块、光纤收发器、DDR2缓存模块、第一数据处理模块；所述第一FPGA芯片分别与所述第二通信模块、所述光纤收发器、所述DDR2缓存模块和第一数据处理模块连接；所述光纤收发器与所述DDR2缓存模块连接；所述DDR2缓存模块与所述第一数据处理模块连接；

所述第一FPGA芯片，用于依次接收所述擦FLASH指令、写FLASH指令和读FLASH指令，并实时控制接口板内所有模块各自的工作时序，并将所述擦FLASH指令、写FLASH指令和读FLASH指令发送至第二通信模块；

所述第二通信模块用于接收所述擦FLASH指令、写FLASH指令和读FLASH指令并进行译码，然后将译码后的擦FLASH指令、译码后的写FLASH指令和译码后的读FLASH指令各自对应的高电平分别转换为低电平选通信号，获得低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号，然后将所述低电平擦FLASH选通信号、低电平写FLASH选通信号和低电平读FLASH选通信号依次发送至所述存储板；

所述光纤收发器，用于实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至所述DDR2缓存模块；

所述DDR2缓存模块用于实时缓存接收到的阵列雷达回波信号，并将缓存后的阵列雷达回波信号发送至第一数据处理模块；

所述第一数据处理模块，用于实时接收缓存后的阵列雷达回波信号，并将所述缓存后的阵列雷达回波信号转化为N路缓存阵列雷达回波信号，然后将所述N路缓存阵列雷达回波信号发送至存储板。

4.如权利要求1所述的阵列雷达回波模拟器，其特征在于，所述接口板还包括：第一FPGA芯片、光纤收发器、目标信号模块、DDR2缓存模块、第二通信模块、第二数据处理模块；所述第一FPGA芯片分别与所述第二数据处理模块、第二通信模块、DDR2缓存模块、线性调频模块和光纤收发器连接；所述第二数据处理模块与所述第二通信模块连接；所述第二数据处理模块还与所述DDR2缓存模块连接；所述DDR2缓存模块与所述目标信号模块连接；所述目标信号模块与所述光纤收发器连接；

所述第一FPGA芯片，用于依次接收存储板发送过来的擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，并实时控制接口板内所有模块各自的工作时序，并将所述N路缓存FLASH阵列雷达回波信号发送至第二数据处理模块；

所述第二数据处理模块，用于实时接收所述N路缓存FLASH阵列雷达回波信号，并将所述N路缓存FLASH阵列雷达回波信号转化为一路缓存阵列雷达回波信号，并将所述一路缓存阵列雷达回波信号分别发送至第二通信模块和DDR2缓存模块；

所述第二通信模块用于将所述一路缓存阵列雷达回波信号实时发送至主机板；

所述DDR2缓存模块，用于实时接收并缓存所述一路缓存阵列雷达回波信号，并对所述一路缓存阵列雷达回波信号进行提速，获得提速后的缓存阵列雷达回波信号，然后将所述提速后的缓存阵列雷达回波信号发送至目标信号模块；

所述目标信号模块，用于实时获取目标信号，所述目标信号为线性调频信号、二相编码信号或步进频率脉冲信号，同时实时接收所述提速后的缓存阵列雷达回波信号，并对所述提速后的缓存阵列雷达回波信号添加目标信号，得到添加目标信号的阵列雷达回波信号后发送至光纤收发器；

所述光纤收发器，用于实时接收所述添加目标信号的阵列雷达回波信号，并实时发送至外接设备进行阵列雷达回波信号的性能检测。

5.如权利要求1所述的阵列雷达回波模拟器，其特征在于，所述存储板包括：第二FPGA芯片、FLASH控制模块、FLASH阵列，所述第二FPGA芯片与所述FLASH控制模块连接；所述FLASH控制模块与所述FLASH阵列连接；

所述第二FPGA芯片，分别用于接收所述低电平擦FLASH选通信号、低电平写FLASH选通信号、低电平读FLASH选通信号和所述N路缓存阵列雷达回波信号，并通过FLASH控制模块对所述N路阵列雷达回波信号依次进行擦FLASH、写FLASH和读FLASH操作，依次获得擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号，再将所述擦FLASH完成指令、写FLASH完成指令和N路缓存FLASH阵列雷达回波信号发送至接口板。

6.一种阵列雷达回波模拟方法，基于所述阵列雷达回波模拟器，所述阵列雷达回波模拟器包括主机板、接口板、存储板，所述主机板包括：CPU处理器、固态存储器和第一通信模块；所述接口板包括第一FPGA芯片、第二通信模块、光纤收发器、DDR2缓存模块、第一数据处理模块、目标信号模块、第二数据处理模块；所述存储板包括：第二FPGA芯片、FLASH控制模块、FLASH阵列，所述阵列雷达回波模拟方法，包括以下步骤：

步骤1，光纤收发器实时获取阵列雷达回波信号，并将所述阵列雷达回波信号实时发送至DDR2缓存模块依次进行缓存和降速，得到降速后的缓存阵列雷达信号；

步骤2，CPU处理器给第一FPGA芯片发送擦FLASH指令，第一FPGA芯片接收到擦FLASH指令后将对应擦FLASH高电平转化为低电平擦FLASH选通信号，并将所述低电平擦FLASH选通信号发送至第二FPGA芯片，第二FPGA芯片根据所述低电平擦FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作，获得擦FLASH完成指令；

步骤3，CPU处理器给第一FPGA芯片发送写FLASH指令，第一FPGA芯片接收到写FLASH指令后将对应写FLASH高电平转化为低电平写FLASH选通信号，并将所述低电平写FLASH选通信号发送至第二FPGA芯片；然后第一FPGA芯片将所述降速后的缓存阵列雷达信号通过第一数据处理模块转化为N路缓存阵列雷达回波信号，并实时发送至第二FPGA芯片，第二FPGA芯片根据所述低电平写FLASH选通信号和所述降速后的缓存阵列雷达回波信号，对FLASH阵列中包含的所有FLASH芯片分别进行写操作，获得写FLASH完成指令；

步骤4，CPU处理器通过第一通信模块给第一FPGA芯片发送读FLASH指令，第一FPGA芯片接收到读FLASH指令后将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二FPGA芯片，第二FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行读操作，获得N路缓存阵列雷达回波信号；

步骤5，第一FPGA芯片实时控制第二数据处理模块接收所述N路缓存阵列雷达回波信号并转化为一路缓存阵列雷达回波信号，然后将所述一路缓存阵列雷达回波信号发送至第一通信模块，CPU处理器通过第一通信模块实时将所述一路缓存阵列雷达回波信号存储到固态存储器中；

第一FPGA芯片还实时控制第二数据处理模块将所述一路缓存阵列雷达回波信号发送至DDR2模块进行缓存和提速，获得提速后的缓存阵列雷达回波信号并实时发送至所述目标信号模块；所述目标信号模块实时给所述提速后的缓存阵列雷达回波信号添加目标信号，然后再通过光纤收发器发送至外接设备进行阵列雷达回波信号的性能检测。

7.如权利要求6所述的一种阵列雷达回波模拟方法，其特征在于，在步骤2中，所述对FLASH阵列中包含的所有FLASH芯片分别进行擦FLASH操作，包括：第二FPGA芯片根据所述低电平擦FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作，即第二FPGA芯片以每个FLASH芯片中包含的块为单位，对FLASH阵列中包含的所有块分别进行擦除操作，其子步骤为：

a1，CPU处理器给第一FPGA芯片发送擦FLASH指令；

a2，第一FPGA芯片接收擦FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收擦FLASH指令并进行译码，第一FPGA芯片将对应擦FLASH高电平转化为低电平擦FLASH选通信号，然后将所述低电平擦FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好擦除FLASH的准备；

a3，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送擦除FLASH准备命令；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送擦除FLASH确认命令；第二FPGA芯片通过FLASH控制模块对FLASH阵列中包含的所有FLASH芯片分别进行擦除操作；

a4，第一FPGA芯片等待接收第二FPGA芯片发送过来的擦FLASH完成命令，即若接收到擦FLASH完成命令，则第一FPGA芯片将所述低电平擦FLASH选通信号转化为高电平擦FLASH选通信号，即擦FLASH指令操作结束；否则擦FLASH选通信号一直为低，直到得到擦FLASH完成指令。

8.如权利要求6所述的一种阵列雷达回波模拟方法，其特征在于，在步骤3中，所述对FLASH阵列中包含的所有FLASH芯片分别进行写数据操作，包括：对FLASH阵列中包含的所有FLASH芯片分别进行写数据操作，即第二FPGA芯片以每个FLASH中包含的页为单位，对FLASH阵列中包含的所有页分别进行写数据操作，其具体子步骤为：

b1，CPU处理器给第一FPGA芯片发送写FLASH指令；其中，所述写FLASH指令包括全部写FLASH指令和部分写FLASH指令；

b2，第一FPGA芯片接收写FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收写FLASH命令并进行译码，第一FPGA芯片将对应全部写FLASH高电平或部分写FLASH高电平转化为低电平全部写FLASH选通信号或低电平部分写FLASH选通信号，然后将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好写FLASH的准备；

b3，第一FPGA芯片控制DDR2缓存模块并从DDR2缓存器中读出所述降速后的缓存阵列雷达信号，然后发送至第二FPGA芯片；

b4，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送写FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O口发送地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送写FLASH确认命令；然后第二FPGA芯片通过FLASH控制模块将第一FPGA芯片实时发送过来的所述降速后的缓存阵列雷达信号写入FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区；

b5，第一FPGA芯片等待接收所述存储板实时发送过来的写FLASH完成命令，即若接收到写FLASH完成命令，则第一FPGA芯片将所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号转化为高电平全部写FLASH选通信号或高电平部分写FLASH选通信号，写FLASH数据操作结束；否则所述低电平全部写FLASH选通信号或低电平部分写FLASH选通信号一直为低，且所述CPU处理器将持续接收第一FPGA芯片发送过来的所述降速后的缓存阵列雷达信号，直到得到写FLASH完成指令。

9.如权利要求6所述的一种阵列雷达回波模拟方法，其特征在于，在步骤4中，所述第二FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行读数据操作，包括：第二FPGA芯片根据所述低电平读FLASH选通信号对FLASH阵列中包含的所有FLASH芯片分别进行读数据操作，即第二FPGA芯片以每个FLASH芯片中的页为单位，对FLASH阵列中包含的所有页分别进行读数据操作，其具体子步骤为：

c1，CPU处理器给第一FPGA芯片发送读FLASH指令；

c2，第一FPGA芯片接收读FLASH指令，并发送至接口板的第二通信模块，接口板的第二通信模块接收读FLASH指令并进行译码，再将译码后的读FLASH指令发送至第二FPGA芯片，第二FPGA芯片将对应读FLASH高电平转化为低电平读FLASH选通信号，并将所述低电平读FLASH选通信号发送至第二FPGA芯片，用于通知第二FPGA芯片做好读FLASH的准备；

c3，第二FPGA芯片第一次使能CLE信号，CPU处理器的I/O口发送读FLASH准备命令；第二FPGA芯片使能ALE信号，CPU处理器的I/O口发送需要读出的数据对应地址信号；第二FPGA芯片第二次使能CLE信号，CPU处理器的I/O口发送读FLASH确认命令；然后第二FPGA芯片通过FLASH控制模块将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号读出来，并发送至第一FPGA芯片；

c4，第一FPGA芯片等待接收第二FPGA芯片发送过来的读FLASH完成命令，若接收到读完成FLASH命令，则第一FPGA芯片将所述低电平读FLASH选通信号转化为高电平读FLASH选通信号，读FLASH指令操作结束并获得N路缓存阵列雷达回波信号；否则所述低电平读FLASH选通信号一直为低，且CPU处理器将FLASH阵列中FLASH芯片页地址对应的FLASH芯片缓冲区内的阵列雷达回波信号进行持续读取。