CN209784807U - 一种基于fpga的综合能源系统实时仿真器模数接口 - Google Patents
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Abstract
本申请公开了一种基于FPGA的综合能源系统实时仿真器模数接口，包括模数转换装置、FPGA仿真装置、电源装置，其中：电源装置与模数转换装置的电源端、FPGA仿真装置的电源端均相连；模数转换装置的信号输入端接收模拟量信号，信号输出端与FPGA仿真装置的信号输入端连接，以向FPGA仿真装置输出数字量信号；FPGA仿真装置的控制端与模数转换装置的控制端连接，以向模数转换装置输出控制模数转换装置的控制信号。本实用新型基于FPGA丰富的接口资源和硬件并行性的技术优势，结合模数转换装置实现了对外部模拟信号有效、高速地模数转换和采样滤波输入等功能，提高了FPGA仿真装置与外部设备间的接口通用性和信息交互能力。
Description
技术领域
本实用新型涉及综合能源系统仿真技术领域，特别涉及一种基于FPGA的综合能源系统实时仿真器模数接口。
背景技术
随着电/气/冷/热等多类能源集约利用水平的不断提高，综合能源系统中涉及的能源设备类型和系统运行模式愈发复杂，对综合能源系统的建模仿真提出了新的挑战。在综合能源系统中，电力、燃气、热力等各能源子系统相互交织，彼此影响，耦合关系复杂，其动态过程呈现出非线性的特征；同时在计算难度上，综合能源系统暂态仿真也面临着更大规模的系统在更长时间尺度上仿真计算的挑战。因此，必须借助准确、高效的暂态仿真工具来深入了解综合能源系统的运行机理与动态特征。
作为基于FPGA(Field－Programmable Gate Array，现场可编程门阵列)的综合能源实时仿真器的重要应用之一，硬件在环可以实现对分布式可再生能源控制器等各种自动化设备的在线测试。为了保证外部物理设备的模拟信号的有效接入，基于FPGA的综合能源实时仿真器的模数接口需要同时具备较高的完备性和较强的信息交互能力。然而，现有技术中实时仿真器和外部设备间的模数接口通用性较差、信息交互的速度较低，如何提高实时仿真器和外部设备间的接口通用性和信息交互的速度，成为一个亟待解决的重要问题。
实用新型内容
有鉴于此，本实用新型的目的在于提供一种具有较高完备性和较强的信息交互能力的的实时仿真器模数接口。其具体方案如下：
一种基于FPGA的综合能源系统实时仿真器模数接口，包括模数转换装置、FPGA仿真装置、电源装置，其中：
所述电源装置与所述模数转换装置的电源端、所述FPGA仿真装置的电源端均相连，以向所述模数装换装置、所述FPGA仿真装置供电；
所述模数转换装置的信号输入端接收模拟量信号，其信号输出端与所述FPGA仿真装置的信号输入端连接，以向所述FPGA仿真装置输出数字量信号；
所述FPGA仿真装置的控制端与所述模数转换装置的控制端连接，以向所述模数转换装置输出控制所述模数转换装置的控制信号。
优选的，所述FPGA仿真装置包括：
接收所述数字量信号的数据缓冲模块；
输入端与所述数据缓冲模块的输出端连接的滤波器；
输入端与所述滤波器的输出端连接的定点数浮点数转换电路；
输入端与所述定点数浮点数转换电路的输出端连接的仿真计算电路。
优选的，所述滤波器具体为FIR滤波器。
优选的，所述FIR滤波器包括数据采集单元、滤波系数存储单元、乘法器单元、累加器单元、缓存单元，其中：
所述数据采集单元的输入端作为所述滤波器的输入端，其输出端与所述乘法器单元的第一输入端连接；
所述滤波系数存储单元的输出端与所述乘法器单元的第二输入端连接；
所述乘法器单元的输出端与所述累加器单元的输入端连接；
所述累加器单元的输出端与所述缓存单元的输入端连接；
所述缓存单元的输出端作为所述滤波器的输出端。
优选的，所述数据缓冲模块具体包括RAM、写地址生成单元、读地址生成单元和寄存器单元，其中：
所述RAM的第一输入端接收所述数字量信号，其输出端与所述滤波器的输入端连接；
所述写地址生成模块的输出端与所述寄存器单元的输入端、所述RAM的第二输入端均连接；
所述寄存器单元的输出端与所述读地址生成单元的输入端连接；
所述读地址生成单元的输出端与所述RAM的第三输入端连接。
优选的，所述RAM具体为双端口RAM。
优选的，所述控制信号包括使能信号和驱动时钟信号；
相应的，所述FPGA仿真装置的使能控制端与所述模数转换装置的使能控制端连接，以向所述模数转换装置输出所述使能信号；所述FPGA仿真装置的时钟控制端与所述模数转换装置的时钟控制端连接，以向所述模数转换装置输出所述驱动时钟信号。
优选的，所述模数转换装置具体为高频A/D转换芯片。
优选的，所述模数转换装置具体为型号AD7606的高频A/D转换芯片。
优选的，所述FPGA仿真装置具体为由Intel公司生产的Stratix V系列5SGSMD5K2F40C2N型号的FPGA仿真开发板。
本实用新型公开了一种基于FPGA的综合能源系统实时仿真器模数接口，包括模数转换装置、FPGA仿真装置、电源装置，其中：所述电源装置与所述模数转换装置的电源端、所述FPGA仿真装置的电源端均相连，以向所述模数装换装置、所述FPGA仿真装置供电；所述模数转换装置的信号输入端接收模拟量信号，其信号输出端与所述FPGA仿真装置的信号输入端连接，以向所述FPGA仿真装置输出数字量信号；所述FPGA仿真装置的控制端与所述模数转换装置的控制端连接，以向所述模数转换装置输出控制所述模数转换装置的控制信号。本实用新型的实时仿真器模数接口应用于综合能源实时仿真领域，基于FPGA丰富的接口资源和硬件并行性的技术优势，并结合模数转换装置实现了对外部模拟信号有效、高速地模数转换和采样滤波输入等功能，从而提高了FPGA仿真装置与外部设备间的接口通用性和信息交互能力。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本实用新型实施例中一种基于FPGA的综合能源系统实时仿真器模数接口的结构分布图；
图2为本实用新型实施例中一种具体的实时仿真器模数接口的局部结构分布图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型实施例公开了一种基于FPGA的综合能源系统实时仿真器模数接口，参见图1所示，包括模数转换装置1、FPGA仿真装置2、电源装置3，其中：
所述电源装置3与所述模数转换装置1的电源端、所述FPGA仿真装置2的电源端均相连，以向所述模数装换装置1、所述FPGA仿真装置2供电；
所述模数转换装置1的信号输入端接收模拟量信号，其信号输出端与所述FPGA仿真装置2的信号输入端连接，以向所述FPGA仿真装置2输出数字量信号；
所述FPGA仿真装置2的控制端与所述模数转换装置1的控制端连接，以向所述模数转换装置1输出控制所述模数转换装置1的控制信号。
可以理解的是，FPGA仿真装置2向模数转换装置1发送的所述控制信号包括使能信号和驱动时钟信号；
具体的，所述FPGA仿真装置2的使能控制端与所述模数转换装置1的使能控制端连接，以向所述模数转换装置1输出所述使能信号；驱动时钟信号与使能信号类似，所述FPGA仿真装置2的时钟控制端与所述模数转换装置1的时钟控制端连接，以向所述模数转换装置1输出所述驱动时钟信号。
具体的，所述模数转换装置1具有模数转换功能，能够将输入的模拟量信号转换为数字量信号后输出，具体为高频A/D转换芯片，型号可选为AD7606，此外模数转换装置1还可以选择其他类型的芯片，此处不作限制。
可以理解的是，FPGA仿真装置2的本质为基于FPGA的仿真开发板，具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流水线操作的方式，提高了数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为综合能源系统的实时仿真奠定了坚实的基础。
具体的，本实施例中FPGA仿真装置2的型号可选择为Intel公司的Stratix V系列5SGSMD5K2F40C2N，除此之外也可以选择其他类型的FPGA仿真开发板，此处不作限制。
本实施例中实时仿真器模数接口基于FPGA的模数接口设计，能够充分考虑综合能源实时仿真器与外部物理设备通讯的需求和自身硬件集成结构，充分发挥FPGA的I/O接口资源优势和硬件并行性的技术优势，在保证仿真器模数接口通讯速度和通用性的同时，实现了仿真器对外部模拟信号有效、高速的采样，为实现基于FPGA的综合能源系统硬件在环实时仿真奠定了基础。
本实用新型实施例公开了一种基于FPGA的综合能源系统实时仿真器模数接口，包括模数转换装置、FPGA仿真装置、电源装置，其中：所述电源装置与所述模数转换装置的电源端、所述FPGA仿真装置的电源端均相连，以向所述模数装换装置、所述FPGA仿真装置供电；所述模数转换装置的信号输入端接收模拟量信号，其信号输出端与所述FPGA仿真装置的信号输入端连接，以向所述FPGA仿真装置输出数字量信号；所述FPGA仿真装置的控制端与所述模数转换装置的控制端连接，以向所述模数转换装置输出控制所述模数转换装置的控制信号。本实用新型的实时仿真器模数接口应用于综合能源实时仿真领域，基于FPGA丰富的接口资源和硬件并行性的技术优势，并结合模数转换装置实现了对外部模拟信号有效、高速地模数转换和采样滤波输入等功能，从而提高了FPGA仿真装置与外部设备间的接口通用性和信息交互能力。
本实用新型实施例公开了一种具体的实时仿真器模数接口，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体的，参见图2所示，所述FPGA仿真装置2包括：
接收所述数字量信号的数据缓冲模块21；
输入端与所述数据缓冲模块21的输出端连接的滤波器22；
输入端与所述滤波器22的输出端连接的定点数浮点数转换电路23；
输入端与所述定点数浮点数转换电路23的输出端连接的仿真计算电路24。
具体的，所述数据缓冲模块21具体包括RAM(random access memory，随机存取存储器)211、写地址生成单元212、读地址生成单元213和寄存器单元214，其中：
所述RAM 211的第一输入端接收所述数字量信号，其输出端与所述滤波器22的输入端连接；
所述写地址生成模块的输出端与所述寄存器单元214的输入端、所述RAM211的第二输入端均连接；
所述寄存器单元214的输出端与所述读地址生成单元213的输入端连接；
所述读地址生成单元213的输出端与所述RAM 211的第三输入端连接。
其中，寄存器单元214具体可以包括一个或多个寄存器，其连接顺序及分布按照实际要求进行设置。
进一步的，所述RAM 211具体为双端口RAM 211。
具体的，所述滤波器22具体为FIR滤波器22。
可以理解的是，所述FIR(Finite Impulse Response，有限冲击响应)滤波器22包括数据采集单元221、滤波系数存储单元222、乘法器单元223、累加器单元224、缓存单元225，其中：
所述数据采集单元221的输入端作为所述滤波器22的输入端，其输出端与所述乘法器单元223的第一输入端连接；
所述滤波系数存储单元222的输出端与所述乘法器单元223的第二输入端连接；
所述乘法器单元223的输出端与所述累加器单元224的输入端连接；
所述累加器单元224的输出端与所述缓存单元225的输入端连接；
所述缓存单元225的输出端作为所述滤波器22的输出端。
优选的，所述数据缓冲模块21具体包括RAM 211、写地址生成单元212、读地址生成单元213和寄存器单元214，其中：
所述RAM 211的第一输入端a接收所述数字量信号，其输出端与所述滤波器22的输入端连接；
所述写地址生成模块的输出端与所述寄存器单元214的输入端、所述RAM211的第二输入端b均连接；
所述寄存器单元214的输出端与所述读地址生成单元213的输入端连接；
所述读地址生成单元213的输出端与所述RAM 211的第三输入端c连接。
可以理解的是，FPGA仿真装置2的本质为基于FPGA的仿真开发板，具有大量并行底层结构，分布式内存，可实现深度并行计算；同时采用流水线操作的方式，提高了数字信号的处理速度。FPGA自身的I/O资源丰富，包括全双工LVDS通道、用户自定义I/O接口、高速收发器等，可实现大量数据的板级交互。随着FPGA技术的发展，其集成的高速收发器可实现14.1Gbps的数据传输速率，使得多FPGA之间的高速通讯成为可能，为综合能源系统的实时仿真奠定了坚实的基础。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种基于FPGA的综合能源系统实时仿真器模数接口，其特征在于，包括模数转换装置、FPGA仿真装置、电源装置，其中：
所述电源装置与所述模数转换装置的电源端、所述FPGA仿真装置的电源端均相连，以向所述模数装换装置、所述FPGA仿真装置供电；
所述模数转换装置的信号输入端接收模拟量信号，其信号输出端与所述FPGA仿真装置的信号输入端连接，以向所述FPGA仿真装置输出数字量信号；
所述FPGA仿真装置的控制端与所述模数转换装置的控制端连接，以向所述模数转换装置输出控制所述模数转换装置的控制信号。
2.根据权利要求1所述实时仿真器模数接口，其特征在于，所述FPGA仿真装置包括：
接收所述数字量信号的数据缓冲模块；
输入端与所述数据缓冲模块的输出端连接的滤波器；
输入端与所述滤波器的输出端连接的定点数浮点数转换电路；
输入端与所述定点数浮点数转换电路的输出端连接的仿真计算电路。
3.根据权利要求2所述实时仿真器模数接口，其特征在于，所述滤波器具体为FIR滤波器。
4.根据权利要求3所述实时仿真器模数接口，其特征在于，所述FIR滤波器包括数据采集单元、滤波系数存储单元、乘法器单元、累加器单元、缓存单元，其中：
所述数据采集单元的输入端作为所述滤波器的输入端，其输出端与所述乘法器单元的第一输入端连接；
所述滤波系数存储单元的输出端与所述乘法器单元的第二输入端连接；
所述乘法器单元的输出端与所述累加器单元的输入端连接；
所述累加器单元的输出端与所述缓存单元的输入端连接；
所述缓存单元的输出端作为所述滤波器的输出端。
5.根据权利要求2所述实时仿真器模数接口，其特征在于，所述数据缓冲模块具体包括RAM、写地址生成单元、读地址生成单元和寄存器单元，其中：
所述RAM的第一输入端接收所述数字量信号，其输出端与所述滤波器的输入端连接；
所述写地址生成模块的输出端与所述寄存器单元的输入端、所述RAM的第二输入端均连接；
所述寄存器单元的输出端与所述读地址生成单元的输入端连接；
所述读地址生成单元的输出端与所述RAM的第三输入端连接。
6.根据权利要求5所述实时仿真器模数接口，其特征在于，所述RAM具体为双端口RAM。
7.根据权利要求1至6任一项所述实时仿真器模数接口，其特征在于，
所述控制信号包括使能信号和驱动时钟信号；
相应的，所述FPGA仿真装置的使能控制端与所述模数转换装置的使能控制端连接，以向所述模数转换装置输出所述使能信号；所述FPGA仿真装置的时钟控制端与所述模数转换装置的时钟控制端连接，以向所述模数转换装置输出所述驱动时钟信号。
8.根据权利要求7所述实时仿真器模数接口，其特征在于，所述模数转换装置具体为高频A/D转换芯片。
9.根据权利要求8所述实时仿真器模数接口，其特征在于，所述模数转换装置具体为型号AD7606的高频A/D转换芯片。
10.根据权利要求9所述实时仿真器模数接口，其特征在于，所述FPGA仿真装置具体为由Intel公司生产的Stratix V系列5SGSMD5K2F40C2N型号的FPGA仿真开发板。
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Cited By (1)
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| CN111444598A (zh) * | 2020-03-19 | 2020-07-24 | 深圳供电局有限公司 | 综合能源系统的控制终端 |
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2019
- 2019-07-10 CN CN201921080949.1U patent/CN209784807U/zh active Active
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