CN101888209A - 基于fpga的高斯白噪声发生器 - Google Patents

Abstract

一种信号处理技术领域的基于FPGA的高斯白噪声发生器，包括：伪随机序列发生装置、运算装置、存储装置和控制模块，其中：控制模块与运算装置相连传输运算命令信号，控制模块与存储装置相连传输数据地址信号和数据有效信号，控制模块与伪随机序列发生装置相连传输序列生成命令信号，运算装置与存储装置相连传输运算数据和运算结果，伪随机序列发生装置与存储装置相连传输伪随机序列信号。所述的运算装置包括：加法器、乘法器、第二移位寄存器和二元电路选择器。本发明大大减小了装置的复杂度，且提高了高斯白噪声的输出速率，得到的高斯白噪声方差近似为1，从而适合于复杂的系统。

Description

基于FPGA的高斯白噪声发生器

技术领域

本发明涉及的是一种信号处理技术领域的装置，具体是一种基于FPGA(现场可编程门阵列，Field Programmable Gate Array)的高斯白噪声发生器。

背景技术

在通信和控制系统中，高斯白噪声是很常见的噪声信号，因此需要利用高斯白噪声信号源测试和检验系统的抗干扰性能。同时，在无线通信信道中，常常需要高斯白噪声信号源。所以设计实现一个结构简单、性能可靠的高斯白噪声信号源，对系统检测有非常必要的意义。

现有的高斯噪声发生器通常有物理噪声发生器和数字合成噪声发生器两类。虽然物理噪声发生器精度比较高，但是实现电路较为复杂，所以在工程中更多的选用数字式噪声发生器。目前，很多高斯白噪声源是在微处理器和DSP等系统上实现的，因为它们通过使用函数库可以方便的计算出正弦和指数函数。但利用硬件仿真器可以大幅度提高仿真速度。

经对现有文献检索发现，中国专利申请号为：88200391.7，名称为：数字式话音级高斯白噪声发生器，该技术包括：噪声源、放大器、衰减器，噪声源由28阶m序列发生器与可擦除只读存贮器EPROM构成，数字噪声经数模转换器输出为通用的模拟白噪声。该技术通过硬件电路实现的数字式高斯白噪声，该技术直接对序列发生器产生的伪随机序列进行抽头处理作为数字白噪声输出给数模转换器。但该技术所产生的数字高斯白噪声输出速率低，效果差，不适合复杂系统的应用。

发明内容

本发明的目的在于克服现有技术的上述不足，提供一种基于FPGA的高斯白噪声发生器。本发明通过对函数的拟合与运用，实现了对伪随机数的有效处理，输出速率高，噪声效果好，且适合应用于复杂的系统。

本发明是通过以下技术方案实现的：

本发明包括：伪随机序列发生装置、运算装置、存储装置和控制模块，其中：控制模块与运算装置相连传输运算命令信号，控制模块与存储装置相连传输数据地址信号和数据有效信号，控制模块与伪随机序列发生装置相连传输序列生成命令信号，运算装置与存储装置相连传输运算数据和运算结果，伪随机序列发生装置与存储装置相连传输伪随机序列信号。

所述的伪随机序列发生装置是第一移位寄存器。

所述的运算装置包括：加法器、乘法器、第二移位寄存器和二元电路选择器，其中：第二移位寄存器与存储装置相连传输拟合函数数据，乘法器与第二移位寄存器相连传输拟合函数数据，加法器与乘法器相连传输乘法结果信息，加法器与存储装置相连传输求和结果信息，二元电路选择器与存储装置相连传输最终的运算结果，加法器、乘法器、第二移位寄存器和二元电路选择器分别与控制模块相连传输运算控制指令信息。

所述的控制模块包括：数据地址控制子模块、数据有效控制子模块、伪随机序列有效控制子模块和运算控制子模块，其中：数据地址控制子模块与存储装置相连传输数据地址信号，数据有效控制子模块与存储装置相连传输数据有效控制信号，伪随机序列有效控制子模块与伪随机序列发生装置相连传输伪随机序列启动和停止信号，运算控制子模块与运算装置相连传输函数运算控制信号和二元电路选择器控制信号。

所述的存储装置包括：数据存储单元和数据地址存储单元，其中：数据存储单元与控制模块相连传输存储指令信息，数据存储单元与伪随机序列发生装置相连传输有效伪随机序列信息，数据存储单元与运算装置相连传输运算数据信息，数据地址存储单元与控制模块相连传输数据存储地址信息。

所述的控制模块与计数器相连。

与现有技术相比，本发明的有益效果是：大大减小了装置的复杂度，且提高了高斯白噪声的输出速率，得到的高斯白噪声方差近似为1，从而适合于复杂的系统。

附图说明

图1是实施例得到的高斯白噪声模拟示意图。

具体实施方式

以下结合附图对本发明的装置进一步描述：本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

实施例

本实施例包括：伪随机序列发生装置、运算装置、存储装置、计数器和控制模块，其中：控制模块与运算装置相连传输运算命令信号，控制模块与存储装置相连传输数据地址信号和数据有效信号，控制模块与伪随机序列发生装置相连传输序列生成命令信号，运算装置与存储装置相连传输运算数据和运算结果，伪随机序列发生装置与存储装置相连传输伪随机序列信号，计数器与控制模块相连传输计数信息。

所述的伪随机序列发生装置是第一移位寄存器。

本实施例中的第一移位寄存器是最大长度是50位的线性反馈移位寄存器。

所述的运算装置包括：加法器、乘法器、第二移位寄存器和二元电路选择器，其中：第二移位寄存器与存储装置相连传输拟合函数数据，乘法器与第二移位寄存器相连传输拟合函数数据，加法器与乘法器相连传输乘法结果信息，加法器与存储装置相连传输求和结果信息，二元电路选择器与存储装置相连传输最终的运算结果，加法器、乘法器、第二移位寄存器和二元电路选择器分别与控制模块相连传输运算控制指令信息。

所述的控制模块包括：数据地址控制子模块、数据有效控制子模块、伪随机序列有效控制子模块和运算控制子模块，其中：数据地址控制子模块与存储装置相连传输数据地址信号，数据有效控制子模块与存储装置相连传输数据有效控制信号，伪随机序列有效控制子模块与伪随机序列发生装置相连传输伪随机序列启动和停止信号，运算控制子模块与运算装置相连传输函数运算控制信号和二元电路选择器控制信号。

所述的存储装置包括：数据存储单元和数据地址存储单元，其中：数据存储单元与控制模块通过内部数据接口相连传输存储指令信息，数据存储单元与伪随机序列发生装置通过内部数据接口相连传输有效伪随机序列信息，数据存储单元与运算装置通过内部数据接口相连传输运算数据信息，数据地址存储单元与控制模块通过内部数据接口相连传输数据存储地址信息，数据存储单元和数据地址存储单元分别通过外部数据接口与外部设备相连传输数据信息和数据地址信息。

本实施例装置采用Xilinx Spartan-3A DSP 1800A开发板实现，其中：控制模块是其中的逻辑单元及其微处理器IP核MicroBlaze的数字逻辑电路来实现的；伪随机序列发生装置和运算装置是其中的逻辑单元及其微处理器IP核MicroBlaze的DPS运算单元中移位寄存器实现的；存储装置是其中的逻辑单元及其微处理器IP核MicroBlaze的Block-RAM实现的。

本实施例的实施运行过程是：

步骤一：控制模块向伪随机序列发生装置发送有效信号。

步骤二：伪随机序列发生装置接收到有效命令信号后在1.024KHz的时钟驱动下，产生50位的随机序列，u₁和u₂可分别取随机序列的前32位和后18位，并分别将u₁和u₂传给存储装置。

步骤三：控制模块向存储装置发送数据有效信号，并向运算装置发送运行信号。

步骤四：运算装置读取存储装置中的数据，进行下列运算，并将运算结果信息x₁和x₂传给存储装置，同时发送运算完成信号给控制模块：

$f\left(u_1\right)=\sqrt{-\ln \left(u_1\right)},$

$g_1\left(u_2\right)=\sqrt{2}\sin \left(2\mathrm{\π}{u}_2\right),$

$g_2\left(u_2\right)=\sqrt{2}\cos \left(2\mathrm{\π}{u}_2\right),$

x₁＝f(u₁)g₁(u₂)，

x₂＝f(u₁)g₂(u₂)，

步骤五：控制模块中的运算控制子模块不断向二元电路选择器发送0/1指令，控制结果输出，二元电路选择器根据信号，通过内部数据总线读取存储模块中的相应数据并输出给总线数据接口。

步骤六：装置每发送完两组数据，控制模块就再次向伪随机序列发生装置发送有效信号，返回步骤一，直到达到计数器预设的次数停止。

本实施例得到的高斯白噪声的概率分布示意图如图1所示，其纵坐标为概率百分比值，横坐标为信噪比(单位：/dB)。

采用现有技术的方法直接采用伪随机序列的数据产生的高斯白噪声的方差超过2，而采用本实施例的装置对产生的10000个数据处理后的高斯白噪声的均值为0.010700336319647，方差为0.999869024280097，得到的高斯白噪声的方差近似为1，从而适用范围广。

Claims (5)

1.一种基于FPGA的高斯白噪声发生器，包括：伪随机序列发生装置、运算装置、存储装置和控制模块，其特征在于，控制模块与运算装置相连传输运算命令信号，控制模块与存储装置相连传输数据地址信号和数据有效信号，控制模块与伪随机序列发生装置相连传输序列生成命令信号，运算装置与存储装置相连传输运算数据和运算结果，伪随机序列发生装置与存储装置相连传输伪随机序列信号；

所述的运算装置包括：加法器、乘法器、第二移位寄存器和二元电路选择器，其中：第二移位寄存器与存储装置相连传输拟合函数数据，乘法器与第二移位寄存器相连传输拟合函数数据，加法器与乘法器相连传输乘法结果信息，加法器与存储装置相连传输求和结果信息，二元电路选择器与存储装置相连传输最终的运算结果，加法器、乘法器、第二移位寄存器和二元电路选择器分别与控制模块相连传输运算控制指令信息。

2.根据权利要求1所述的基于FPGA的高斯白噪声发生器，其特征是，所述的伪随机序列发生装置是第一移位寄存器。

3.根据权利要求1所述的基于FPGA的高斯白噪声发生器，其特征是，所述的控制模块包括：数据地址控制子模块、数据有效控制子模块、伪随机序列有效控制子模块和运算控制子模块，其中：数据地址控制子模块与存储装置相连传输数据地址信号，数据有效控制模块与存储装置相连传输数据有效控制信号，伪随机序列有效控制子模块与伪随机序列发生装置相连传输伪随机序列启动和停止信号，运算控制子模块与运算装置相连传输函数运算控制信号和二元电路选择器控制信号。

4.根据权利要求1或3所述的基于FPGA的高斯白噪声发生器，其特征是，所述的控制模块与计数器相连。

5.根据权利要求1所述的基于FPGA的高斯白噪声发生器，其特征是，所述的存储装置包括：数据存储单元和数据地址存储单元，其中：数据存储单元与控制模块相连传输存储指令信息，数据存储单元与伪随机序列发生装置相连传输有效伪随机序列信息，数据存储单元与运算装置相连传输运算数据信息，数据地址存储单元与控制模块相连传输数据存储地址信息。

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