CN100349385C - 一种专用集成电路功能验证装置 - Google Patents

Abstract

本发明公开了一种专用集成电路(ASIC)功能验证装置，该装置包括，数据控制模块，用于配置算法信息、源数据、期望数据；并根据其所配置的源数据和算法信息产生单信道或多信道调制数据输出至ASIC数据处理部件；接收ASIC数据处理部件发送的结果数据将其与所配置的期望数据进行比较产生验证结果；ASIC数据处理部件，接收调制数据进行扩频系统算法处理，输出结果数据至数据控制模块。采用本发明装置能够支持扩频系统中多信道调制数据算法的验证，并可大大降低验证成本，从而实现用简单灵活的方法对ASIC实现的算法功能进行验证。

Description

一种专用集成电路功能验证装置

技术领域

本发明涉及专用集成电路(ASIC)验证技术，特别涉及一种ASIC功能验证装置。

背景技术

目前，在宽带码分多址(WCDMA)、码分多址(CDMA)和CDMA2000扩频通信系统中，ASIC芯片作为扩频系统核心算法技术的实现方式，不但其设计存在较大难度，ASIC芯片实现算法其本身比较复杂，实际应用环境比较多样，并且ASIC芯片技术在业界属于重大难点。因而，其验证方法和思路的相关资料信息很难获得。如何构造一种高效可行的验证装置对ASIC芯片实现的算法功能进行验证，具有相当的难度和独创性。

通常，业界会采用WCDMA、CDMA或CDMA2000信号发生仪器作为信号源，对ASIC芯片实现的算法进行验证。图1为现有技术的ASIC验证装置组成结构示意图。如图1所示，采用信号发生仪器作为信号源的验证方法需要在实际的硬件环境中进行。其具体方法就是将信号发生仪器101接到需进行ASIC芯片算法验证的基带/中频/射频通道102上。然后将通道102输出的数据输入ASIC数据处理部件103进行处理。其中ASIC数据处理部件103包括两个主要部分：ASIC芯片104和数字信号处理器(DSP)105。ASIC芯片104主要完成扩频系统算法处理；DSP105主要完成处理过程中对ASIC芯片104的各种资源配置和控制。最后，直接对ASIC数据处理部件103输出的结果进行分析。虽然此种方法可以尽量模拟实际环境，但信号发生仪只能支持单信道或很少的几个信道的数据发送，当ASIC芯片采用的扩频系统算法功能包含较多信道并需要很多信道同时工作进行验证时，使用信号发生仪来模拟实际信道环境就变得异常困难，甚至无法实现。此外，构造实际信道环境还需要资金购买价格昂贵的仪器并耗费大量物料成本，验证成本太高。因此，现有的验证方案不是一种简单可行的办法。

发明内容

有鉴于此，本发明的主要目的在于提供一种ASIC功能验证装置，能够以低成本对ASIC所实现的算法功能进行验证，并能够支持扩频系统中单信道或多信道调制数据的算法验证。

为达到上述目的，本发明的技术方案是这样实现的：

本发明公开了一种ASIC功能验证装置，包括：

数据控制模块，用于配置算法信息、源数据、期望数据；并根据其所配置的源数据和算法信息产生符合算法验证要求的单信道或多信道调制数据，将所述调制数据输出至ASIC数据处理部件；接收ASIC数据处理部件发送的结果数据将其与所配置的期望数据进行比较产生验证结果；

ASIC数据处理部件，接收调制数据进行扩频系统算法处理，输出结果数据至数据控制模块。

其中，所述ASIC数据处理部件可以为能够产生与数据控制模块配置的算法信息相同的算法信息，并能根据该算法信息对调制数据进行扩频系统算法处理的ASIC数据处理部件。

该装置中，

所述数据控制模块可以为能够输出算法信息至ASIC数据处理部件的数据控制模块；

所述ASIC数据处理部件可以为能够根据数据控制模块发送的算法信息进行扩频系统算法处理的ASIC数据处理部件。

其中，所述数据控制模块，可以包括：控制模块、数据模块和比较模块；

所述控制模块，用于配置算法信息和源数据、期望数据，并将配置算法信息和源数据发送至数据模块，将期望数据发送给比较模块；

所述数据模块，用于接收源数据和算法信息产生调制数据，输出调制数据至ASIC数据处理部件，并从ASIC数据处理部件接收结果数据并输出至比较模块；

所述比较模块，用于接收数据模块转发的结果数据和控制模块发送的期望数据，并将结果数据与期望数据进行比较产生验证结果。

其中，所述控制模块和比较模块可以设置在中央处理器(CPU)或DSP中；所述的数据模块可以设置在可编程逻辑器件中。

其中，所述控制模块可以包括：算法配置模块和数据配置模块；所述数据模块可以包括：缓存模块，调制数据产生模块；

所述算法配置模块，用于配置算法信息并发送至调制数据产生模块；

所述数据配置模块，用于配置源数据并发送至缓存模块，配置期望数据并发送至比较模块；

所述缓存模块，用于接收、缓存源数据并发送至调制数据产生模块，并从ASIC数据处理部件接收、缓存结果数据并发送至比较模块；

所述调制数据产生模块，用于接收源数据和算法信息产生调制数据并输出至ASIC数据处理部件。

其中，所述比较模块可以为能够存储并输出验证结果至外部设备的比较模块。

其中，所述数据控制模块，可以包括：控制模块、数据模块和比较模块；

所述控制模块，用于配置算法信息和源数据、期望数据并发送至数据模块；

所述数据模块，用于接收源数据和算法信息产生调制数据，输出调制数据至ASIC数据处理部件，接收期望数据并发送至比较模块；

所述比较模块，用于接收数据模块转发的期望数据和ASIC数据处理部件发送的结果数据，并将结果数据与期望数据进行比较产生验证结果。

其中，所述控制模块可以设置在CPU或DSP中；所述的数据模块和比较模块设置在可编程逻辑器件中。

其中，所述控制模块可以包括：算法配置模块，数据配置模块，所述数据模块可以包括：缓存模块，调制数据产生模块；

所述算法配置模块，用于配置算法信息并发送至调制数据产生模块；

所述数据配置模块，用于配置源数据和期望数据并发送至缓存模块；

所述缓存模块，用于接收、缓存源数据并发送至调制数据产生模块，接收、缓存期望数据并发送至比较模块；

所述调制数据产生模块，用于接收源数据和算法信息，产生调制数据并输出至ASIC数据处理部件；

其中，所述控制模块还可以进一步包括，存储器，用于从比较模块接收验证结果并输出至外部设备。

其中，所述调制数据产生模块可以包含专用物理信道(DPCH)调制数据产生装置，其包括：

本地码产生器，用于接收算法配置模块对其配置的算法信息，产生本地码并输出至DPCH基带信号产生器；

DPCH基带信号产生器，用于接收本地码、缓存模块转发的数据配置模块对其配置的源数据、算法配置模块对其配置的算法信息，产生基带调制信号并输出给多点采样装置；

多点采样装置，用于接收算法配置模块对其配置的算法信息，对DPCH基带信号产生器输出的基带调制信号进行一个码片内的多点采样，并将采样数据输出到模拟频偏产生器；

模拟频偏产生器，用于接收算法配置模块对其配置的算法信息，对经过多点采样装置采样后输出的数字信号增加信号的频偏，并输出给多径产生器；

多径产生器，用于接收算法配置模块对其配置的算法信息，对经过模拟频偏产生器加过频偏的信号进行单径到多径的处理，并将多径信号输出给模拟干扰产生器；

模拟干扰产生器，用于接收算法配置模块对其配置的算法信息，对多径产生器输出的多径信号增加干扰信号并输出单信道调制数据至分合路模块。

上述方案中，所述DPCH基带信号产生器可以为WCDMA上行DPCH基带信号产生器。所述WCDMA上行DPCH基带信号产生器可以为能够产生符合WCDMA物理层协议要求的I，Q路基带调制信号的基带信号产生器。所述多点采样装置可以为三角波产生器。所述模拟频偏产生器可以为能够产生正弦和余弦信号的频率可控的数控振荡器装置。所述模拟干扰产生器可以为伪随机序列产生器或者白噪声产生器。

其中，所述算法配置模块对本地码产生器配置的算法信息为扰码码号和信道码码号；所述算法配置模块对DPCH基带信号产生器配置的算法信息为专用物理数据信道(DPDCH)功率控制因子和专用物理控制信道(DPCCH)功率控制因子；所述DPCH基带信号产生器接收的源数据为DPCCH数据和DPCCH数据；所述算法配置模块对多点采样装置配置的算法信息为多点采样控制信号；所述算法配置模块对模拟频偏产生器配置的算法信息为模拟频偏控制信号；所述算法配置模块对多径产生器配置的算法信息为多径产生控制信号；所述算法配置模块对模拟干扰产生器配置的算法信息为模拟干扰控制信号。

其中，所述DPCH调制数据产生装置，还可以进一步包括，DPDCH数据产生模块，用于产生DPDCH数据并输出至DPCH基带信号产生器。

其中，所述DPDCH数据产生模块可以为固定序列产生器。

其中，所述DPCH基带信号产生器接收的源数据为DPCCH数据。

其中，所述DPDCH数据产生模块可以为，从缓存模块接收数据配置模块为其配置的源数据，产生DPDCH数据并输出至DPCH基带信号产生器的DPDCH数据产生模块。

其中，所述DPDCH数据产生模块可以为伪随机序列产生器。

其中，所述数据配置模块为DPDCH数据产生模块配置的源数据为种子。

其中，所述调制数据产生模块还可以包含一个以上DPCH调制数据产生装置和分合路模块；

每个专用物理信道DPCH调制数据产生装置从缓存模块接收源数据，从算法配置模块接收算法配置模块对其配置的算法信息，产生单信道调制数据并输出至分合路模块；

分合路模块，用于接收算法配置模块对其配置的算法信息，将各个DPCH调制数据产生装置产生的单信道调制数据进行合路或分路并输出多信道调制数据至ASIC数据处理部件。

其中，所述算法配置模块对分合路模块配置的算法信息为信道分合路参数。

上述方案中，所述数据控制模块输出至ASIC数据处理部件的算法信息可以包括：扰码码号、信道码码号和信道使能参数。

该装置中，所述控制模块、数据模块、比较模块和ASIC数据处理部件可以集成在一块验证单板上。

由上述方案可以看出，本发明公开的ASIC功能验证装置所带来的有益效果为：

1)本发明不必耗费大量资金和物料成本来购买价格昂贵的仪器并搭建包括中频和射频通道这样一个实际信道环境，整个验证环境只需一块验证单板，因此，本发明提供了一种最为经济和简单易行的验证方案。

2)本发明装置中的控制模块能够根据扩频系统算法验证需要为调制数据产生模块配置源数据、算法信息和控制信息，并由调制数据产生模块产生单信道或多信道调制数据输出至ASIC数据处理部件进行处理得到结果数据来进行比较验证。因此本发明装置可以支持ASIC数据处理部件所实现的扩频系统中多信道调制数据算法的验证。

综上所述，本发明所提供的ASIC功能验证装置，不仅大大降低了验证成本，而且本装置能够产生并使用多信道调制数据对ASIC实现的扩频系统算法进行验证。

附图说明

图1为现有技术ASIC验证装置的组成结构示意图；

图2为本发明ASIC功能验证装置一较佳实施例的组成结构示意图；

图3为本发明ASIC功能验证装置另一较佳实施例的组成结构示意图；

图4为本发明调制数据产生模块一较佳实施例的组成结构示意图；

图5为图4所示WCDMA上行DPCH基带信号产生器一较佳实施例的实现原理示意图；

图6为图4所示多径产生器一具体实施例的实现原理示意图；

图7为本发明调制数据产生模块另一较佳实施例的组成结构示意图。

具体实施方式

下面结合附图及具体实施例对本发明再作进一步详细的说明。

本发明的主要设计思想为：利用控制模块根据当前算法验证的需要配置源数据、期望数据和算法信息；由数据模块中的调制数据产生模块根据其接收到的源数据和算法信息产生符合算法验证要求的单信道或多信道调制数据，并输出调制数据至ASIC数据处理部件进行扩频系统算法处理得到结果数据；再由比较模块接收结果数据和期望数据进行比较产生验证结果。

本发明所提供的ASIC功能验证装置包括数据控制模块和ASIC数据处理部件两部分。其中，数据控制模块进一步包括，控制模块、数据模块和比较模块。本发明装置可以有两种实现方式：一、控制模块和比较模块设置在CPU或DSP中，数据模块设置在可编程逻辑器件FPGA、CPLD或EPLD中；二、控制模块设置在CPU或DSP中，数据模块和比较模块设置在可编程逻辑器件FPGA、CPLD或EPLD中。其中，所述控制模块包括，算法配置模块和数据配置模块；所述数据模块包括，缓存模块和调制数据产生模块。如果采用上述第二种实现方式，为了保证能够将多次验证的结果保存下来并输出至外部设备进行分析，本发明装置在控制模块中，还进一步包括用于保存验证结果的存储器。以下实施例中，均采用CPU和可编程逻辑器件FPGA来实现数据控制模块功能。

由于本发明目的在于对ASIC芯片所实现的扩频系统算法功能进行验证，所以假设以下实施例中，所述的除ASIC数据处理部件中的ASIC芯片以外的部分，即CPU、FPGA以及ASIC数据处理部件中的DSP均工作正常。也就是说，对于结果数据的比较分析不考虑ASIC芯片外部因素的影响，即验证结果所证明的是ASIC芯片内部扩频系统算法功能实现的情况。

图2为本发明ASIC功能验证装置一较佳实施例的组成结构示意图。该装置包括以下几个部分：CPU200、FPGA210和ASIC数据处理部件220。其中，CPU200进一步包括：算法配置模块201、数据配置模块202和比较模块203；FPGA210进一步包括：调制数据产生模块211和缓存模块212；ASIC数据处理部件220与现有技术中如图1所示的ASIC数据处理部件103一样，包括两个部分：ASIC芯片222和DSP221。图2所示装置采用的是本发明第一种工作方式，即在CPU200内进行结果数据和期望数据的比较验证。这里，CPU200、FPGA210和ASIC数据处理部件220可集成在一块验证单板上。

其中，CPU200，用于配置算法信息和源数据并发送至FPGA210，配置并缓存期望数据，从FPGA210接收结果数据并将其与期望数据进行比较验证得到验证结果，存储验证结果并输出至外部设备，另外还实时从ASIC数据处理部件220读取其算法处理的配置信息；FPGA210，用于从CPU200接收算法信息和源数据，缓存源数据，产生单信道或多信道调制数据并输出至ASIC芯片222，从ASIC芯片222接收、缓存结果数据并发送至CPU200；ASIC数据处理部件220，用于从FPGA210接收调制数据，对调制数据进行扩频系统算法处理并输出结果数据至FPGA210。这里，在ASIC数据处理部件220中，由DSP221为ASIC芯片222配置算法信息，由ASIC芯片222根据DSP221所配置的算法信息实现相应的扩频系统算法功能。

由于，为ASIC芯片配置的算法信息可以由ASIC数据处理部件中的DSP独立产生；也可以由CPU产生并发送至ASIC数据处理部件中的DSP，再由该DSP配置给ASIC芯片。当对本发明验证装置的自动化要求较高时，可以使用CPU来为ASIC芯片配置算法信息。以下所述实施例中，均由CPU来为ASIC芯片配置算法信息。因此，图2所示装置中，CPU200还进一步为ASIC芯片222配置算法信息并发送至DSP221。

如图2所示，在CPU200中，算法配置模块201，用于配置算法信息并发送至DSP221和调制数据产生模块211，还实时从DSP221读取并保存ASIC芯片222算法处理过程中的配置信息；数据配置模块202，用于配置源数据并发送至缓存模块212，配置期望数据并发送至比较模块203；比较模块203，用于接收并缓存期望数据和结果数据，将期望数据和结果数据进行比较，得到验证结果。在FPGA210中，缓存模块212，用于接收、缓存源数据并发送至调制数据产生模块211，从ASIC芯片222接收结果数据进行缓存并发送至比较模块203；调制数据产生模块211，用于接收源数据和算法信息，产生单信道或多信道调制数据并输出至ASIC芯片222。

下面进一步对图2所示实施例的工作原理进行详细说明。

该装置复位后，在CPU200中，算法配置模块201根据当前扩频系统算法验证需要配置算法信息，数据配置模块202配置源数据和期望数据；数据配置模块202再将期望数据发送至比较模块203进行缓存。然后，CPU200向FPGA210发送算法信息和源数据，向DSP221发送算法信息，从而启动ASIC数据处理部件220和FPGA210开始工作。这里，如果由ASIC数据处理部件220中的DSP221独立为ASIC芯片222配置算法信息，则该装置复位后，CPU200和DSP221同时启动来配置算法信息，然后CPU200向FPGA210发送算法信息和源数据，从而启动FPGA210开始工作。

然后，在FPGA210中，缓存模块212接收CPU200发来的源数据并进行缓存，再发送至调制数据产生模块211；调制数据产生模块211根据所接收的源数据和从CPU200接收的算法信息产生符合验证需要的单信道或多信道调制数据。FPGA210再向ASIC数据处理部件220输出调制数据。在ASIC数据处理部件220中，DSP221将接收到的算法信息，配置给ASIC芯片222；ASIC芯片222接收FPGA210发送来的调制数据并根据DSP221提供的算法信息进行相应的扩频系统算法处理，得到结果数据并输出。在算法处理过程中，DSP221为ASIC芯片222提供资源配置和控制；CPU200中的算法配置模块20 1还实时从DSP221读取并保存ASIC芯片222的配置信息，便于定位验证中出现的问题。

当FPGA210中的缓存模块212接收到ASIC芯片222有数据输出时，表明ASIC数据处理部件220开始有结果数据生成。缓存模块212接收并缓存结果数据，同时FPGA210向CPU200发送中断请求。这里，ASIC数据处理部件220有结果数据生成时，会自动将结果数据发送至缓存模块212。

最后，CPU200响应FPGA210的中断请求，由CPU200中的比较模块203从FPGA210中的缓存模块212读取结果数据并进行缓存；比较模块203比较其所存储的期望数据和结果数据，得到验证结果进行保存，并将验证结果输出至外部设备。

由于，ASIC数据处理部件220输出结果数据的速度不均匀，一段时间集中输出，一段时间不输出，并且CPU200还有许多除读取结果数据之外的进程需要处理，也不能够持续接收结果数据，因此，如果直接将结果数据输出至CPU200中的比较模块203，可能会出现数据丢失的现象，从而造成验证结果不准确。所以本发明验证装置，首先在数据模块即FPGA210中，由缓存模块212对结果数据进行缓存，再由比较模块203从缓存模块212依次、均匀地读取结果数据并缓存，从而使用于比较验证的结果数据完整有序的保存下来，并保证了验证结果的准确性。

图3为本发明ASIC功能验证装置另一较佳实施例的组成结构示意图。该装置包括以下几个部分：CPU300、FPGA310和ASIC数据处理部件320。其中，CPU300包括：算法配置模块301、数据配置模块302和存储器303；FPGA310包括：调制数据产生模块311、缓存模块312和比较模块313；ASIC数据处理部件320与现有技术中如图1所示的ASIC数据处理部件103一样，包括两个部分：ASIC芯片322和DSP321。图3所示装置采用的是本发明第二种工作方式，即在FPGA310内进行结果数据和期望数据的比较验证。这里，CPU300、FPGA310和ASIC数据处理部件320可集成在一块验证单板上。

其中，CPU300，用于配置算法信息并发送至FPGA310和ASIC数据处理部件320中的DSP321，配置期望数据和源数据并发送至FPGA310，接收、存储验证结果并输出至外部设备，还实时从DSP321读取ASIC数据处理部件320中ASIC芯片322算法处理的配置信息；FPGA310，用于从CPU300接收算法信息、期望数据和源数据，缓存期望数据和源数据，产生单信道或多信道调制数据并输出至ASIC芯片322，从ASIC芯片322接收、缓存结果数据，并将期望数据和结果数据进行比较，得到验证结果进行缓存并发送至CPU300；ASIC数据处理部件320，用于从CPU300接收算法信息，从FPGA310接收调制数据，对调制数据进行扩频系统算法处理并输出结果数据至FPGA310。这里在ASIC数据处理部件320中，由DSP321从CPU300接收算法信息，并将该算法信息配置给ASIC芯片322，由ASIC芯片322根据该算法信息实现相应的扩频系统算法功能。

如图3所示，在CPU300中，算法配置模块301，用于配置算法信息并发送至DSP321和调制数据产生模块311；数据配置模块302，用于配置源数据和期望数据并发送至缓存模块312；存储器303，接收、存储验证结果并输出至外部设备。在FPGA310中，缓存模块312，用于接收、缓存源数据并发送至调制数据产生模块311，接收、缓存期望数据并发送至比较模块313；调制数据产生模块311，用于接收源数据和算法信息，产生符合验证要求的单信道或多信道调制数据并输出至ASIC芯片322；比较模块313，用于接收并缓存期望数据和结果数据，将期望数据和结果数据进行比较，得到验证结果并输出至存储器303。

下面进一步对图3所示实施例的工作原理进行详细说明。

该装置复位后，在CPU300中，算法配置模块301根据当前扩频系统算法验证需要配置算法信息，数据配置模块302配置源数据和期望数据。然后，CPU300向FPGA310发送算法信息、期望数据和源数据，向DSP321发送算法信息，从而启动ASIC数据处理部件320和FPGA310开始工作。这里，如果由ASIC数据处理部件320中的DSP321独立为ASIC芯片322配置算法信息，则该装置复位后，CPU300和DSP321同时启动来配置算法信息，然后CPU300向FPGA310发送算法信息、期望数据和源数据，从而启动FPGA310开始工作。

然后，在FPGA310中，缓存模块312接收CPU300发来的源数据和期望数据并进行缓存，再发送源数据至调制数据产生模块311，发送期望数据至比较模块313；调制数据产生模块311根据接收到的源数据和从CPU300接收的算法信息产生符合验证需要的单信道或多信道调制数据；比较模块313接收期望数据并进行缓存。FPGA310再向ASIC数据处理部件320输出调制数据。在ASIC数据处理部件320中，DSP321将接收到的算法信息配置给ASIC芯片322；ASIC芯片322接收FPGA310发送来的调制数据并根据DSP321提供的算法信息进行相应的扩频系统算法处理，得到结果数据并输出。在算法处理过程中，DSP321为ASIC芯片322提供资源配置和控制；CPU300中的算法配置模块301还实时从DSP321读取并保存ASIC芯片322的配置信息，便于定位验证中出现的问题。

当FPGA310中的比较模块313接收到ASIC芯片322有数据输出时，表明ASIC数据处理部件320开始有结果数据生成。比较模块313接收并缓存结果数据。这里，ASIC数据处理部件320有结果数据生成时，会自动将结果数据发送至比较模块313。

然后，FPGA310中的比较模块313对比其所存储的期望数据和结果数据，得到并缓存验证结果。FPGA310再向CPU300发送中断请求。

最后，CPU300响应中断请求，从FPGA310的比较模块313读取验证结果并存储在CPU300的存储器303中，再由存储器303将验证结果输出至外部设备。

在以上所述本发明ASIC功能验证装置的两个实施例中，由于，CPU中的数据配置模块向FPGA多BIT并行输出源数据并且传输速度不均匀，从而不便于调制数据产生模块接收源数据进行调制处理，因此，为使调制数据产生模块正常对源数据进行调制，从而保证验证的准确性，先由数据配置模块将源数据发送至缓存模块进行缓存，再由缓存模块将源数据均匀、慢速、连续不断地循环发送至调制数据产生模块。此外，从CPU发送到FPGA的源数据的数据格式也有可能与调制数据产生模块接收数据的数据格式不一致，例如，CPU输出的源数据格式为8BIT数据宽度，而调制数据产生模块只能接收数据格式为1BIT数据宽度的数据，因此，FPGA内的缓存模块在缓存源数据后，也有可能先对源数据进行数据格式转换的处理再输出至调制数据产生模块，比如说，将CPU发来的数据宽度为8BIT的数据转换为调制数据产生模块可以接收的数据宽度为1BIT的数据。这里，由于数据格式转换不是本发明重点，在此不做详述。

这里，根据当前算法验证需要，调制数据产生模块可以持续不断的产生调制数据，ASIC数据处理部件也持续接收调制数据进行算法处理，直到ASIC数据处理部件完成算法处理。

其中，为ASIC数据处理部件中的ASIC芯片配置的算法信息包括：扰码码号、信道码码号和信道使能参数，为调制数据产生模块配置的算法信息包括：扰码码号、信道码码号、信道分合路参数和其它一些对调制数据产生模块中各组成部分的控制参数。这里，所述信道使能参数主要作用是配置信道使能标志，用来表示启动几个信道的算法处理；所述信道分合路参数主要作用是配置启动几个信道，哪几个信道进行分合路。在进行验证时，为ASIC芯片配置的扰码码号和信道码码号与为调制数据产生模块配置的扰码码号和信道码码号是一致的，并且，信道使能参数使ASIC芯片实现的信道配置，与信道分合路参数使调制数据产生模块产生的调制数据的信道配置也保持一致，从而使ASIC芯片正确完成扩频系统算法功能，保证了验证的准确性。

此外，本发明关键还在于提供了一种调制数据产生模块，该模块可以根据验证需要产生单信道或多信道调制数据，进而可以支持对于ASIC数据处理部件所实现的扩频系统中多信道调制数据算法验证。如果验证仅需要单信道调制数据，则该模块包括：一个DPCH调制数据产生装置。如果验证需要单信道数据或多信道数据，则该模块包括：至少一个DPCH调制数据产生装置和分合路模块；其中，所述DPCH调制数据产生装置，进一步包括：本地码产生器、DPCH基带信号产生器、多点采样装置、模拟频偏产生器、多径产生器、模拟干扰产生器。这里，DPCH基带信号产生器可以为上行DPCH基带信号产生器或下行DPCH基带信号产生器。因此，如果采用的是上行DPCH基带信号产生器，则该调制数据产生模块产生的是上行调制数据，本发明ASIC功能验证装置可以对ASIC芯片实现的上行信道算法进行验证；如果采用的是下行DPCH基带信号产生器，则该调制数据产生模块产生的是下行调制数据，本发明ASIC功能验证装置可以对ASIC芯片实现的下行信道算法进行验证。

另外，根据数据配置模块为调制数据产生模块配置的源数据的不同，DPCH调制数据产生装置还可以进一步包括，用于产生DPDCH数据的DPDCH数据产生模块。

本发明所述的调制数据产生模块可以用于WCDMA系统、码分多址(CDMA)或CDMA2000系统中。下面仅以WCDMA系统上行信道为例，详细说明本发明调制数据产生模块的结构和原理。

图4是本发明调制数据产生模块一较佳实施例的组成结构示意图，所述调制数据产生模块包括一个WCDMA上行DPCH调制数据产生装置，即该实施例仅输出WCDMA上行单信道调制数据。如图4所示，该WCDMA上行DPCH调制数据产生装置，进一步包括：本地码发生器400、WCDMA上行DPCH基带信号产生器401、多点采样装置402、模拟频偏产生器403、多径产生器404、模拟干扰产生器405。

其中，本地码产生器400，用于从算法配置模块接收算法配置模块对其配置的算法信息即扰码码号和信道码码号，产生扰码和信道码，再根据WCDMA物理层协议的规定将扰码和信道码复数相乘得到本地码并输出至WCDMA上行DPCH基带信号产生器401；WCDMA上行DPCH基带信号产生器401，用于接收本地码，从缓存模块接收数据配置模块对其配置的源数据即DPDCH数据和DPCCH数据，从算法配置模块接收算法配置模块对其配置的算法信息即DPDCH功率控制因子和DPCCH功率控制因子，产生符合WCDMA物理层协议要求的WCDMA上行基带调制信号并输出给多点采样装置402；多点采样装置402，用于从算法配置模块接收算法配置模块对其配置的算法信息即多点采样控制信号，对WCDMA上行DPCH基带信号产生器401输出的上行基带调制信号进行一个码片内的多点采样，并将采样数据输出到模拟频偏产生器403；模拟频偏产生器403，用于从算法配置模块接收算法配置模块对其配置的算法信息即模拟频偏控制信号，对经过多点采样装置402采样后输出的数字信号增加信号的频偏，并输出给多径产生器404；多径产生器404，用于从算法配置模块接收算法配置模块对其配置的算法信息即多径产生控制信号，对经过模拟频偏产生器403加过频偏的信号进行单径到多径的处理，并将多径信号输出给模拟干扰产生器405；模拟干扰产生器405，用于从算法配置模块接收算法配置模块对其配置的算法信息即模拟干扰控制信号，对多径产生器404输出的多径信号增加干扰信号并输出WCDMA上行单信道调制数据。

在本实施例中，所述WCDMA上行DPCH基带信号产生器401、多点采样装置402、模拟频偏产生器403、多径产生器404和模拟干扰产生器405的具体工作原理，分别描述如下。

图5为图4所示WCDMA上行DPCH基带信号产生器一较佳实施例的实现原理示意图。这里设定，图4中本地码产生器400中产生的扰码为Pi+j^*Pq，信道码为Chi+j^*Chq，则根据WCDMA物理层协议的规定，Chi^*Pi、Chq^*Pq、Chi^*Pq和Chq^*Pi是由扰码和信道码复数相乘，即Pi+j^*Pq和Chi+j^*Chq复数相乘，得到的四个本地码。为了简单表述，在图5中，ChiPi表示Chi^*Pi，ChqPq表示Chq^*Pq，ChiPq表示Chi^*Pq，ChqPi表示Chq^*Pi。

如图5所示，输入a为DPDCH功率控制因子，这个参数的含义是DPDCH的功率大小。对a进行取反加1，就得到b。另外，DPDCH数据o和ChiPi数据p相异或，异或结果为k。k作为a和b进行选通输出的控制信号，c作为a和b的选通输出信号。如果k为1，则输出c的结果为a，如果k为0，则输出c的结果为b。同时，DPDCH数据q和ChiPq数据r相异或，异或结果为1。1作为a和b进行选通输出的控制信号，d作为a和b的选通输出信号。如果1为1，则输出d的结果为a，如果1为0，则输出d的结果为b。装置中输入f为DPCCH功率控制因子，这个参数的含义是DPCCH的功率大小，对f进行取反加1，就得到g。另外，DPCCH数据s和ChqPq数据t相异或，异或结果为m。m作为f和g进行选通输出的控制信号，h作为f和g的选通输出信号。如果m为1，则输出h的结果为f，如果m为0，则输出h的结果为g。另外，DPCCH数据u和ChqPq数据v相异或，异或结果为n。n作为f和g进行选通输出的控制信号，n作为f和g的选通输出信号。如果n为1，则输出i的结果为f，如果n为0，则输出i的结果为g。如上所述的c信号减去h信号，就得到e信号，然后，再对e信号锁存一拍，得到I路数据输出。如上所述的d信号加上i信号，就得到j信号，然后，再对j信号锁存一拍，得到Q路数据输出。如上所述，图4所示的WCDMA上行DPCH基带信号产生器就输出了符合WCDMA物理层协议的I、Q两路调制信号。这里，图5所示仅为本发明中WCDMA上行DPCH基带信号产生器的一种实现方式，还可以采用其他逻辑电路的设计来实现该WCDMA上行DPCH基带信号产生器，从而输出符合协议要求的调制信号。

多点采样装置402用来接收多点采样控制信号，对WCDMA上行DPCH基带信号产生器401输出的I、Q两路基带调制信号进行多点采样。对WCDMA扩频系统的核心算法而言，一般要求对输入的基带信号进行一个码片内的多点采样，可以进行两点采样或者四点采样。因此，在这里，多点采样装置402可以为三角波产生器，由该三角波产生器来产生一个三角波信号，将此三角波信号与WCDMA上行DPCH基带信号产生器401产生的上行基带调制信号相乘。当进行四点采样时，使上行基带调制信号在一个码片内的幅度分别乘以0，1/2，1，1/2；当进行两点采样时，使上行基带调制信号在一个码片内的幅度分别乘以0，1。当然，这里也可以用正弦波产生器等装置实现多点采样的功能，但是如果这样，其四点采样值就不会是0，1/2，1，1/2，而是一些多BIT数，这样就增加了资源。因此，使用三角波产生器更加简单可行。另外，也不排除采用其它可以产生多点采样数据的装置。事实上，之所以要进行多点采样，最重要的就是要满足算法验证需要。这里，所述多点采样控制信号为算法配置模块根据验证需要配置给多点采用装置402的，该多点采样控制信号可以控制多点采样装置402是否进行多点采样或进行几个点的采样。

模拟频偏产生器403用来根据接收到的模拟频偏控制信号产生频偏，进而造成信号畸变。在WCDMA系统中，由于物体运动和收发频差造成的频偏对接收性能会有很大影响，所以在接收算法中，一般都有克服频偏的处理模块。因此，在本发明的调制数据产生模块中，加入了产生频偏造成的信号畸变的模拟频偏产生器403。产生方法就是用一个频率可控的数控振荡器(NCO)装置产生正弦和余弦信号，复数相乘到多点采样装置402的输出信号上，得到的输出信号就可以看作是被增加了一个频偏。这里，所述模拟频偏控制信号为算法配置模块根据验证需要配置给模拟频偏产生器403的，该模拟频偏控制信号可以控制模拟频偏产生器403是否进行模拟频偏处理。

多径产生器404用来根据接收到的多径产生控制信号将所接收的加过频偏的信号从单径变多径。由于在WCDMA系统中，接收端收到多径是最显著的一个特征，所以需要对加过频偏后的信号进行单径变多径的处理。图6为图4所示多径产生器一具体实施例的实现原理示意图。如图6所示，将图4中模拟频偏发生器403输出的结果分别延时t0、t1、t2、t3、t4、t5、t6、t7，然后将这八个延时后的信号叠加，这样就产生了八条多径，并且这八条多径的每条都可以打开或者关闭。这里，所述多径产生控制信号为算法配置模块根据验证需要配置给多径产生器404的，该多径产生控制信号可以控制多径产生器404是否进行多径处理或产生几个多径，并且多径的个数并不限于八个，可以由多径产生控制信号控制多径产生器404增加或减少产生多径的个数。

模拟干扰产生器405用来根据接收到的模拟干扰控制信号来模拟干扰信号。在WCDMA系统中，经常会产生用户间的干扰，这对于接收算法和接收性能的影响也非常大，所以在本发明的调制数据产生模块中增加了模拟干扰产生器。为了节省资源，本实施例中的模拟干扰产生器405采用一个伪随机序列产生器或白噪声产生器，产生的伪随机序列叠加到多径产生器404输出的多径信号上。这里，所述模拟干扰制信号为算法配置模块根据验证需要配置给模拟干扰产生器405的，该模拟干扰控制信号可以控制模拟干扰产生器405是否进行模拟干扰处理。

如上所述可见，图4所述装置的工作原理为：本地码产生器400根据WCDMA物理层协议要求产生本地码并输出至WCDMA上行DPCH基带信号产生器401；WCDMA上行DPCH基带信号产生器401产生I、Q两路上行基带调制数据，此上行基带I、Q数据输入到多点采样装置402，在多点采样装置402内部进行多点采样并输出；经过多点采样的数据输入到模拟频偏产生器403中，模拟频偏产生器403在这些采样数据上乘以频率偏移，用于模拟物体运动和收发频差造成的频偏；然后将增加了频偏信息的数据输出到多径产生器404，通过多径产生器504产生多径数据并输出；多径数据输入到模拟干扰产生器405中，模拟干扰产生器405对多径数据增加干扰信号后输出。这样，图4所示的调制数据产生模块即WCDMA上行DPCH调制数据产生装置，就产生了经过多点采样的、有频率偏移、有多径、有干扰的WCDMA上行单信道调制数据。

此外，本发明所述的DPCH调制数据产生装置还有另外一种实现方式：如果数据配置模块为DPCH基带信号产生器配置的源数据为DPCCH数据，则该装置还进一步包括一个DPDCH数据产生模块，用于接收数据配置模块为其配置的源数据或不接收任何数据，产生DPDCH数据并输出至DPCH基带信号产生器。

如图4的实施例所示，DPDCH数据产生模块406接收源数据即种子，产生DPDCH数据并输出至WCDMA上行DPCH基带信号产生器401；这里，该DPDCH数据产生模块406为伪随机序列产生器。另外，DPDCH数据产生模块406还可以不接收任何算法信息，独立产生DPDCH数据并输出至WCDMA上行DPCH基带信号产生器401；这里，该DPDCH数据产生模块406为固定序列产生器。

综上所述，本发明提供的DPCH调制数据产生装置利用三角波产生器等多点采样装置构造了多点采样，利用模拟频偏产生器构造了由于频偏造成的信号畸变，利用伪随机序列产生器或白噪声产生器模拟了干扰等多种实际情况，非常适宜在EDA平台上对WCDMA系统实现的算法进行验证。同时，该装置可以快速地移植到硬件平台上，代替WCDMA信号发生仪器来产生调制数据。

图7是本发明调制数据产生模块另一较佳实施例的组成结构示意图，所述调制数据产生模块，包括：一个或者多个结构相同的WCDMA上行DPCH调制数据产生装置701和分合路模块702，即该实施例可以输出单信道或者多信道调制数据。

其中，每个WCDMA上行DPCH调制数据产生装置701用于从缓存模块接收数据配置模块为其配置的源数据，接收算法配置模块为其配置的算法信息，产生一路WCDMA上行单信道调制数据，其个数可以根据实际算法验证需要调整，至少包括一个，最多个数则受限于实现该装置的逻辑资源；各个WCDMA上行DPCH调制数据产生装置在结构和功能上彼此独立，其工作原理已在上述图4至图6中详细描述。分合路模块702用于从算法配置模块接收算法配置模块为其配置的算法信息即信道分合路参数，分路或者合路输出WCDMA上行DPCH调制数据产生装置701所产生的多路WCDMA上行单信道调制数据，作为WCDMA上行多信道调制数据输出。分路就是分开独立输出，合路就是把几个信道的数据累加在一起作为一路输出，选择合路或分路完全取决于分合路模块702所接收的信道配置参数。这里，信道分合路参数为算法配置模块根据当前算法验证需要配置给分合路模块702的，该信道分合路参数可以控制分合路模块702将哪几个信道合路与分路输出，其所达到的效果如前面所述，使调制数据产生模块产生的调制数据的信道配置与信道使能参数使ASIC芯片实现的信道配置保持一致，从而使ASIC芯片正确完成算法处理。

多个WCDMA上行DPCH调制数据产生装置产生多路WCDMA上行单信道调制数据，并在输出之前，通过分合路模块累加或者分别输出，最后输出WCDMA上行多信道调制数据。例如，图7所示的调制数据产生模块包括八个结构相同的WCDMA上行DPCH调制数据产生装置701，每个WCDMA上行DPCH调制数据产生装置701产生的调制数据通过分合路模块702在输出前进行累加或者分别输出。例如，如果信道分合路参数表示需要输出八个独立信道的数据，那么分合路模块702就把输入的八个信道数据不作任何处理分为八路输出；如果信道分合路参数表示需要输出累加在一起的八个信道的数据，则分合路模块702就把这八个独立信道的数据累加在一起合为一路输出；如果信道分合路参数表示需要输出三路，各路分别为：第一路为三个信道累加，第二路为三个信道累加，第三路为二个信道累加，则分合路模块702就按相应的要求进行信道数据累加后输出三路信号。这样，该调制数据产生模块最后输出一路或几路WCDMA上行多信道调制数据，其中每路数据可能是一个信道或多个信道累加得到的。

另外，如果信道数比较多，各个信道间的干扰就会比较大，而本发明调制数据产生模块一般应用于专用信道的解调，这样对于解调的性能损失比较大。所以，不推荐使用太多的WCDMA上行DPCH调制数据生装置进行叠加。

本发明中调制数据产生模块应用于WCDMA系统下行信道、CDMA或CDMA2000系统时，其组成结构和工作原理与上述应用于WCDMA系统上行信道的调制数据产生模块是类似的，区别仅仅在于DPCH基带信号产生器部分，只要将上面所述的WCDMA上行DPCH基带信号产生器替换为WCDMA下行DPCH基带信号产生器，或者替换为CDMA上行或下行DPCH基带信号产生器，或者替换为CDMA2000上行或下行DPCH基带信号产生器即可。因此，本发明的ASIC功能验证装置可以根据不同的算法验证需求，采用WCDMA、CDMA或CDMA2000系统的上行DPCH基带信号产生器或者下行DPCH基带信号产生器。此外，上行DPCH基带信号产生器和下行DPCH基带信号产生器的实现方式不局限于一种，可以根据各个系统的物理层协议规定设计不同的逻辑电路来实现。

由上述方案可见，本发明验证装置中的调制数据产生模块可以根据算法验证需要产生单信道或多信道调制数据，因此本发明验证装置可以支持ASIC芯片实现的扩频系统中多信道调制数据算法的验证。这里，本发明使用的调制数据产生模块的实现方法也不局限于一种，可以根据验证算法的特点，选择不同的可以产生单信道或多信道调制数据的设计来实现。

可见，应用上述本发明ASIC功能验证装置的实施例能够避免耗费大量资金和物料成本来构造验证环境，整个验证装置只需一块验证单板，从而以低成本，并可以使用多信道调制数据，快速、灵活地对ASIC芯片实现的扩频系统算法做出验证。

Claims (28)

1、一种专用集成电路ASIC功能验证装置，其特征在于，该装置包括：

数据控制模块，用于配置算法信息、源数据、期望数据；并根据其所配置的源数据和算法信息产生符合算法验证要求的单信道或多信道调制数据，将所述调制数据输出至ASIC数据处理部件；接收ASIC数据处理部件发送的结果数据将其与所配置的期望数据进行比较产生验证结果；

ASIC数据处理部件，接收调制数据进行扩频系统算法处理，输出结果数据至数据控制模块。

2、根据权利要求1所述的装置，其特征在于：所述ASIC数据处理部件为能够产生与数据控制模块配置的算法信息相同的算法信息，并能根据该算法信息对调制数据进行扩频系统算法处理的ASIC数据处理部件。

3、根据权利要求1所述的装置，其特征在于：所述数据控制模块为能够输出算法信息至ASIC数据处理部件的数据控制模块；

所述ASIC数据处理部件为能够根据数据控制模块发送的算法信息进行扩频系统算法处理的ASIC数据处理部件。

4、根据权利要求1所述的装置，其特征在于，所述数据控制模块，包括：控制模块、数据模块和比较模块；

所述控制模块，用于配置算法信息和源数据、期望数据，并将配置算法信息和源数据发送至数据模块，将期望数据发送给比较模块；

所述数据模块，用于接收源数据和算法信息产生调制数据，输出调制数据至ASIC数据处理部件，并从ASIC数据处理部件接收结果数据并输出至比较模块；

所述比较模块，用于接收数据模块转发的结果数据和控制模块发送的期望数据，并将结果数据与期望数据进行比较产生验证结果。

5、根据权利要求4所述的装置，其特征在于，所述控制模块和比较模块设置在中央处理器CPU或数字信号处理器DSP中；所述的数据模块设置在可编程逻辑器件中。

6、根据权利要求5所述的装置，其特征在于，所述控制模块包括：算法配置模块和数据配置模块；所述数据模块包括：缓存模块，调制数据产生模块；

所述算法配置模块，用于配置算法信息并发送至调制数据产生模块；

所述数据配置模块，用于配置源数据并发送至缓存模块，配置期望数据并发送至比较模块；

所述缓存模块，用于接收、缓存源数据并发送至调制数据产生模块，并从ASIC数据处理部件接收、缓存结果数据并发送至比较模块；

所述调制数据产生模块，用于接收源数据和算法信息产生调制数据并输出至ASIC数据处理部件。

7、根据权利要求5所述的装置，其特征在于，所述比较模块为能够存储并输出验证结果至外部设备的比较模块。

8、根据权利要求1所述的装置，其特征在于，所述数据控制模块，包括：控制模块、数据模块和比较模块；

所述控制模块，用于配置算法信息和源数据、期望数据并发送至数据模块；

所述数据模块，用于接收源数据和算法信息产生调制数据，输出调制数据至ASIC数据处理部件，接收期望数据并发送至比较模块；

所述比较模块，用于接收数据模块转发的期望数据和ASIC数据处理部件发送的结果数据，并将结果数据与期望数据进行比较产生验证结果。

9、根据权利要求8所述的装置，其特征在于，所述控制模块设置在中央处理器CPU或数字信号处理器DSP中；所述的数据模块和比较模块设置在可编程逻辑器件中。

10、根据权利要求9所述的装置，其特征在于，所述控制模块包括：算法配置模块，数据配置模块，所述数据模块包括：缓存模块，调制数据产生模块；

所述算法配置模块，用于配置算法信息并发送至调制数据产生模块；

所述数据配置模块，用于配置源数据和期望数据并发送至缓存模块；

所述缓存模块，用于接收、缓存源数据并发送至调制数据产生模块，接收、缓存期望数据并发送至比较模块；

所述调制数据产生模块，用于接收源数据和算法信息，产生调制数据并输出至ASIC数据处理部件。

11、根据权利要求10所述的装置，其特征在于，所述控制模块进一步包括，存储器，用于从比较模块接收验证结果并输出至外部设备。

12、根据权利要求6或10所述的装置，其特征在于，所述调制数据产生模块包含专用物理信道DPCH调制数据产生装置，其包括：

本地码产生器，用于接收算法配置模块对其配置的算法信息，产生本地码并输出至DPCH基带信号产生器；

DPCH基带信号产生器，用于接收本地码、缓存模块转发的数据配置模块对其配置的源数据、算法配置模块对其配置的算法信息，产生基带调制信号并输出给多点采样装置；

多点采样装置，用于接收算法配置模块对其配置的算法信息，对DPCH基带信号产生器输出的基带调制信号进行一个码片内的多点采样，并将采样数据输出到模拟频偏产生器；

模拟频偏产生器，用于接收算法配置模块对其配置的算法信息，对经过多点采样装置采样后输出的数字信号增加信号的频偏，并输出给多径产生器；

多径产生器，用于接收算法配置模块对其配置的算法信息，对经过模拟频偏产生器加过频偏的信号进行单径到多径的处理，并将多径信号输出给模拟干扰产生器；

模拟干扰产生器，用于接收算法配置模块对其配置的算法信息，对多径产生器输出的多径信号增加干扰信号并输出单信道调制数据至分合路模块。

13、根据权利要求12所述的装置，其特征在于，所述DPCH基带信号产生器为WCDMA上行DPCH基带信号产生器。

14、根据权利要求13所述的装置，其特征在于，所述WCDMA上行DPCH基带信号产生器为能够产生符合WCDMA物理层协议要求的I，Q路基带调制信号的基带信号产生器。

15、根据权利要求12所述的装置，其特征在于，所述多点采样装置为三角波产生器。

16、根据权利要求12所述的装置，其特征在于，所述模拟频偏产生器为能够产生正弦和余弦信号的频率可控的数控振荡器装置。

17、根据权利要求12所述的装置，其特征在于，所述模拟干扰产生器为伪随机序列产生器或者白噪声产生器。

18、根据权利要求12所述的装置，其特征在于：

所述算法配置模块对本地码产生器配置的算法信息为扰码码号和信道码码号；

所述算法配置模块对DPCH基带信号产生器配置的算法信息为专用物理数据信道DPDCH功率控制因子和专用物理控制信道DPCCH功率控制因子；所述DPCH基带信号产生器接收的源数据为DPCCH数据和DPCCH数据；

所述算法配置模块对多点采样装置配置的算法信息为多点采样控制信号；

所述算法配置模块对模拟频偏产生器配置的算法信息为模拟频偏控制信号；

所述算法配置模块对多径产生器配置的算法信息为多径产生控制信号；

所述算法配置模块对模拟干扰产生器配置的算法信息为模拟干扰控制信号。

19、根据权利要求12所述的装置，其特征在于，所述DPCH调制数据产生装置，还进一步包括，DPDCH数据产生模块，用于产生DPDCH数据并输出至DPCH基带信号产生器。

20、根据权利要求19所述的装置，其特征在于，所述DPDCH数据产生模块为固定序列产生器。

21、根据权利要求12所述的装置，其特征在于，所述DPCH基带信号产生器接收的源数据为DPCCH数据。

22、根据权利要求19所述的装置，其特征在于，所述DPDCH数据产生模块为，从缓存模块接收数据配置模块为其配置的源数据，产生DPDCH数据并输出至DPCH基带信号产生器的DPDCH数据产生模块。

23、根据权利要求22所述的装置，其特征在于，所述DPDCH数据产生模块为伪随机序列产生器。

24、根据权利要求22所述的装置，其特征在于，所述数据配置模块为DPDCH数据产生模块配置的源数据为种子。

25、根据权利要求12所述的装置，其特征在于，所述调制数据产生模块包含一个以上DPCH调制数据产生装置和分合路模块；

每个专用物理信道DPCH调制数据产生装置从缓存模块接收源数据，从算法配置模块接收算法配置模块对其配置的算法信息，产生单信道调制数据并输出至分合路模块；

分合路模块，用于接收算法配置模块对其配置的算法信息，将各个DPCH调制数据产生装置产生的单信道调制数据进行合路或分路并输出多信道调制数据至ASIC数据处理部件。

26、根据权利要求25所述的装置，其特征在于，所述算法配置模块对分合路模块配置的算法信息为信道分合路参数。

27、根据权利要求3所述的装置，其特征在于，所述数据控制模块输出至ASIC数据处理部件的算法信息包括：扰码码号、信道码码号和信道使能参数。

28、根据权利要求4、5、8或9所述的装置，其特征在于，所述控制模块、数据模块、比较模块和ASIC数据处理部件集成在一块验证单板上。

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