CN102468806B - 一种白噪声信号发生器 - Google Patents

Abstract

本发明公开了一种白噪声信号发生器，该发生器包括：数字信号处理器，用于根据用户设置生成包括噪声控制命令并设置噪声波形参数；现场可编程门阵列FPGA，用于接收数字信号处理器生成的噪声控制命令和噪声波形参数，并根据噪声控制命令生成随机序列数据；波形DAC，用于将现场可编程门阵列FPGA生成的随机序列数据为随机序列数据模拟信号；参数DAC，用于将现场可编程门阵列FPGA接收的噪声波形参数转换为噪声波形参数模拟信号；模拟输出电路，用于对随机序列数据模拟信号和噪声波形参数模拟信号进行处理输出噪声信号。

Description

一种白噪声信号发生器

技术领域

本发明关于信号发生器，具体的讲是一种白噪声信号发生器。

背景技术

模拟式白噪声发生器，采用噪声二极管做噪声源，但是由于噪声二极管说产生的信号电平低，因此要求放大电路具有高增益、宽频带及线性相位的特点，从而致使模拟白噪声发生器电路复杂，并且由于环境的影响，器件老化，导致模拟白噪声发生器性能下降，噪声谱密度分布不均，带宽窄。

如图1所示，为美国专利US6732128公开的一种基于数字频率合成(DDS，Direct Digital Synthesizer)的伪随机噪声发生器，其提供的伪随机噪声实现方案具有低成本、易于实现、输出波形的概率密度任意分布等优点。但也存在如下问题：处理器根据输出类型、噪声分布的不同，每次都需要重新下载波表到波形存储器；噪声与其它基本波共用波形存储器，不能实现对噪声的调制；单DDS的结构，只能实现时钟源200MHz采样率的噪声输出，并且若使用FPGA实现，会占用大量的FPGA资源。

发明内容

本发明实施例提供了一种多功能的信号发生器，该信号发生器包括：数字信号处理器，用于根据用户设置生成包括噪声控制命令和噪声波形参数；现场可编程门阵列FPGA，用于接收数字信号处理器生成的噪声控制命令生成随机序列数据；波形DAC，用于将现场可编程门阵列FPGA生成的随机序列数据为随机序列数据模拟信号；参数DAC，用于将现场可编程门阵列FPGA接收的噪声波形参数转换为噪声波形参数模拟信号；模拟输出电路，用于对随机序列数据模拟信号和噪声波形参数模拟信号进行处理输出噪声信号。

本发明在FPGA((Field-Programmable Gate Array，现场可编程门阵列)芯片上根据伪随机序列特点实现高带宽的白噪声信号发生器，且只占用FPGA内部的基本逻辑门，为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明白噪声信号发生器的结构示意图；

图2为本发明白噪声信号发生器的硬件结构示意图

图3为本发明一实施例的白噪声信号发生器的硬件结构示意图

图4为7阶m序列线性反馈位移寄存器结构框图；

图5为本发明实施例中的m序列线性反馈位移寄存器结构图；

图6为本发明实施例中噪声信号生成模块原理图；

图7为本发明实施例噪声信号生成的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，本发明公开的白噪声信号发生器包括：数字信号处理器101，用于根据用户设置生成包括噪声使能信号和噪声波形参数的噪声控制命令；现场可编程门阵列FPGA103，用于接收数字信号处理器101生成的噪声控制命令，并根据噪声使能信号生成随机序列数据；波形DAC104，用于将现场可编程门阵列FPGA生成的随机序列数据为随机序列数据模拟信号；参数DAC105，用于将现场可编程门阵列FPGA接收的噪声控制命令中的噪声波形参数转换为噪声波形参数模拟信号；模拟输出电路106，用于对随机序列数据模拟信号和噪声波形参数模拟信号进行处理输出噪声信号。本发明公开的白噪声信号发生器，采用FPGA实现了噪声信号的生成。

图2所示为本发明白噪声信号发生器在实际应用中的硬件结构图。在图2所示的白噪声信号发生器除了包含：用于生成噪声控制命令的数字信号处理器DSP201，用于生成的随机序列数据的可编程门阵列206、用于将随机序列数据转换为随机序列数据的模拟信号波形的DAC207以及将噪声波形参数转换为噪声波形参数模拟信号的参数DAC210外，还包括：主时钟源202，用于为FPGA206提供时钟信号；滤波器208，用于对波形DAC207输出的模拟随机序列波表信号进行滤波；缓冲放大电路209，用于对通过滤波器208的模拟随机序列波表信号进行缓冲处理，调整输出电平。参数切换电路211，用于对参数DAC210生成的波形参数模拟信号进行缓冲处理，并根据主时钟源202提供的时钟信号发送对应时域的波形参数模拟信号，其中噪声波形参数信号包括噪声波形的幅值、偏移及占空比。乘法器212，用于将模拟随机序列波表信号和波形参数模拟信号相乘处理生成乘法处理后的噪声数据。同时，还包括，键盘204和外围接口205，用于接收用户的设置及与其它外部设备进行连接。衰减放大电路213，用于根据用户的设置对乘法处理后的噪声数据进行衰减、放大，输出噪声信号。本发明中的白噪声信号发生器，FPGA接收到DSP发送的噪声生成命令后，将接收到的命令和数据存储于寄存器，FPGA根据寄存器中的值，进行波形处理和配置，生成噪声信号。

下面以具体的一具有白噪声信号发生器的信号发生器对本发明进行进一步详细说明。

本发明实施例的信号发生器是集函数发生器、任意波形发生器、脉冲发生器、IQ基带源、跳频源、码型发生器于一身的信号发生器。本实施例的信号发生器的白噪声信号发生器，采用了大规模的FPGA芯片实现了250MHz带宽的均匀白噪声输出。本发明实施例的信号发生器具有两个子卡，每个子卡具有一个子卡FPGA，由一个主FPGA控制两个子卡，两个子卡功能相同，可以根据用户设置输出任意波形。下面以一个子卡对本发明实施例的白噪声发生器进行说明。

在图3所示的本实施例的白噪声发生器包括：

DSP数字信号处理器201，作为控制用，系统的控制中心，根据用户设置的参数控制信号发生器的不同输出；

主板FPGA202，完成命令和数据转发、显示控制及其他外设部件控制；

显示203，DSP通过主板FPGA控制显示，如LCD显示屏；

键盘204，用户通过键盘来设置各种参数；

外围接口205，包括GPIB、USB、LAN，通过外围接口可将仪器连接到PC机或网络，以使白噪声发生器能受本地或远程控制；

本实施例的白噪声发生器具有多个子卡FPGA，虚线框内是的一块子卡，每个子卡均可以实现白噪声发生器不同的输出，图示中的位于子卡上的大规模FPGA206，接收来自主板FPGA202的命令及数据，波形处理，配置波形参数，控制波形DAC207和参数DAC210输出；

波形DAC207，用于将子卡FPGA206发送的数字波表转换为模拟波形输出；

参数DAC210，用于控制各种参数，如幅值、偏移、占空比等的数模转换器；

滤波器208，对波形DAC207输出的模拟信号进行滤波；

参数切换电路211，根据子卡FPGA206发送的命令，对参数DAC210发送的数据进行缓冲处理，将噪声波形参数数据切换给不同的模拟电路，如衰减放大路中的放大电路、衰减电路；

缓冲放大电路209，对通过滤波器208的信号进行缓冲处理，使输出电平能适合作为乘法器212的输入；

乘法器212，将两路DAC输出的信号进行相乘后输出；

衰减放大电路213，根据控制命令，选择合适的档位，对输入信号进行衰减、放大后输出。

主板FPGA通过EBIU总线连接DSP，二者之间采用私有协议进行通信。根据双方约定的通信格式，DSP可以将用户设置的各种参数封装成数据包，并将要配置的通道信息也封装在数据包内，发送给主板FPGA；主板FPGA收到数据包后，首先根据通道信息(白噪声发生器中利用的是两个子卡地址不同来确定是配置哪个通道的)解析是发送给哪一个通道，即选择发送的子卡。根据判断将相应数据转发给子卡FPGA；子卡FPGA是以寄存器的方式提供接口的，当DSP的发送的命令或数据经主FPGA转发到子卡FPGA不同寄存器后，子卡FPGA就开始根据寄存器中的值，进行波形处理和波形配置，包括设置幅值、偏移等参数。

本实施例中的噪声信号主要由子卡FPGA内部的波形处理电路产生，它采用8路并行的伪随机序列发生器，经过并串转换后产生高带宽的白噪声信号。

m序列的噪声功率谱密度为近似白噪声功率谱，因此称为伪随机序列。所谓m序列是最长线性反馈移位寄存器序列的简称，它是由带线性反馈的移位寄存器产生的周期最长的序列。当移位寄存器的级数及时钟一定时，输出序列就由移位寄存器的初始状态及反馈逻辑决定。当使用本原多项式来作为线性反馈移位寄存器的反馈逻辑函数时，可以得到m序列。当线性反馈移位寄存器的级数越多，产生的m序列的周期就越长，则得到的随机数就越趋向于随机。

为了满足波形DAC的1GHz的采样率、产生高带宽的噪声输出，采用多路并行的m序列发生器，本实施例中使用了8路并行的m序列，并对m序列的反馈逻辑作了改进。方便起见，这里以7阶m序列说明。7阶m序列的线性反馈移位寄存器原理框图如图4所示。

其中加法操作用异或门实现，不考虑进位；各级的反馈系数等于二进制“1”或者“0”；每个触发器的输出分别为X6，X5，……，X0。各级反馈系数可用反馈矩阵表示，则每个触发器的关系可用如下的矩阵等式表示：

${\left[\begin{array}{c}X7\\ X6\\ X5\\ X4\\ X3\\ X2\\ X1\\ X0\end{array}\right]}^{(N+1)}=\left[\begin{array}{cccccccc}0& 1& 0& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 0& 1& 0& 0& 0& 0\\ 0& 0& 0& 0& 1& 0& 0& 0\\ 0& 0& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 0& 0& 1& 0\\ 0& 0& 0& 0& 0& 0& 0& 1\\ 0& 1& 1& 0& 0& 0& 0& 0\end{array}\right]{\left[\begin{array}{c}X7\\ X6\\ X5\\ X4\\ X3\\ X2\\ X1\\ X0\end{array}\right]}^{\left(N\right)}$

令矩阵X＝[X7 X6 X5 X4 X3 X2 X1 X0]^T。对于8路并行m序列，将反馈矩阵相乘8次即可得到(N+8)时刻的各级触发器输出相对于N时刻的关系：

$X^{(N+8)}=\left[\begin{array}{cccccccc}0& 1& 1& 0& 0& 0& 0& 0\\ 0& 0& 1& 1& 0& 0& 0& 0\\ 0& 0& 0& 1& 1& 0& 0& 0\\ 0& 0& 0& 0& 1& 1& 0& 0\\ 0& 0& 0& 0& 0& 1& 1& 0\\ 0& 0& 0& 0& 0& 0& 1& 1\\ 0& 1& 1& 0& 0& 0& 0& 1\\ 0& 1& 0& 1& 0& 0& 0& 0\end{array}\right]X^{\left(N\right)}$

在8路并行m序列结构中，不能使用图4所示的反馈系数，各路m序列发生器都改进为图5，而且使用不同的初始值。假设图4所示的m序列发生器的某一时刻的7个触发器的状态为“0000001”，则其后7个状态分别为“0000010”，“0000100”，“0001000”，“0010000”，“0100000”，“1000001”，“0000011”。那么就把这8个状态分别作为8个m序列发生器的初始值。N路并行m序列结构可以在1个时钟内获得单路m序列用N个时钟产生的数据，也就是说通过并行结构，在相同的FPGA工作频率下，其提供的数据N倍于工作频率，从而满足高速DAC的工作频率。

如图6所示，为白噪声发生器子卡FPGA内部的噪声信号生成装置的原理图，控制模块2064，根据DSP发来的命令控制伪随机发生器的启动和结束；噪声产生模块，包括8个m序列发生器2061，每个m序列发生器有不同的初始值、相同的反馈系数；m序列发生器采用改进后的带反馈的60阶移位寄存器实现；将移位寄存器的最高位复制成14bits，即将生成的伪随机序列数据送给缓存器；缓存器2062，实现不同时钟域的数据传递；并串转换模块2063，将缓存器2062中送出的8路并行噪声数据转换为单路高速的14bits串行数据，并送给波形DAC207；虚线框内是子卡FPGA内与噪声产生有关的波形处理模块，主时钟源214，给控制模块2064、噪声产生模块以及缓存器写入侧提供时钟；DAC时钟源，给波形DAC提供高速时钟；波形DAC内部的时钟模块给FPGA提供时钟，该时钟用于缓存器的读出以及并串转换模块；FPGA与波形DAC之间采用源同步的数据传递方式。

如图7所示，为本实施例的白噪声发生器的噪声输出流程，具体步骤包括：步骤S701，用户设置白噪声发生器噪声输出，用户通过与DSP连接的外围设备进行功能选择和参数设置；步骤S702，DSP根据用户设置色生成噪声控制命令和噪声波形参数；步骤S703，白噪声发生器的FPGA接收DSP发送的噪声控制命令和噪声波形参数；步骤S704，将接收的噪声波形参数转换为模拟信号；步骤S705，本实施例的白噪声发生器对应子卡的FPGA根据噪声控制命令生成随机序列数据；步骤S706，将生成的随机序列数据转换为随机序列数据模拟信号；步骤S707，对随机序列波表模拟信号和波形参数模拟信号进行处理输出噪声信号。

本发明采用改进的并行m序列结构，提供了一种基于FPGA的高带宽的白噪声产生装置。在实施例中，m序列的阶数是60，移位时钟频率为200MHz，所以它的周期是22.8年。当然也可以选用其它阶数的m序列，使得最终产生的噪声具有很长的周期。虽然在并行m序列发生器和并串转换模块之间使用了缓存器，缓存器可以让噪声发生部分和波形DAC工作于不同的时钟域，当然，前者的频率不能小于后者。不过就本发明而言，缓存器不是必需的。采用了并行的8路m序列发生器。增加m序列的数目，或者增加主时钟的频率，可以让最终输出的白噪声供给更高采样率的DAC，提供更高的噪声带宽。因为波形DAC是14bits数据位宽的，所以从每个m序列中也是取出最高位然后复制成14bits。对于不同数据位宽的DAC，复制相同位宽的数据即可。白噪声的产生部分完全独立于基于DDS的基本波和调制波，因此可以将m序列与其它DDS波形相加再输出，丰富信号源产品的输出方式。白噪声的带宽是固定的250MHz。在每个m序列发生器后加一个基于FPGA的带通滤波器，可以实现对噪声带宽的控制。

本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种白噪声信号发生器，其特征在于，所述的发生器包括：

数字信号处理器，用于根据用户设置生成噪声控制命令并设置噪声波形参数；

现场可编程门阵列FPGA，用于接收所述的数字信号处理器生成的噪声控制命令和设置的噪声波形参数，并根据所述的控制命令生成随机序列数据；

波形DAC，用于将所述的现场可编程门阵列FPGA生成的随机序列数据转换为随机序列数据模拟信号；

参数DAC，用于将所述的现场可编程门阵列FPGA接收的噪声波形参数转换为噪声波形参数模拟信号；

模拟输出电路，用于对所述的随机序列数据模拟信号和噪声波形参数模拟信号进行处理输出噪声信号；

所述的FPGA包括：多个并行的m序列发生器和并串转换装置，其中，

所述的多个并行的m序列发生器，用于生成多路并行的伪随机序列数据；

所述的并串转换装置，用于将所述的多个并行的m序列发生器生成的多路并行伪随机序列数据转换为串行的所述的随机序列数据。

2.如权利要求1所述的信号发生器，其特征在于，所述的信号发生器还包括：

主时钟源，用于为所述的FPGA提供时钟信号。

3.如权利要求2所述的信号发生器，其特征在于，所述的FPGA还包括：

缓存器，用于根据所述的主时钟源提供的时钟信号存储不同时钟域的随机序列数据。

4.如权利要求1所述的信号发生器，其特征在于，所述的模拟输出电路包括：

滤波器，用于对所述的波形DAC输出的随机序列数据模拟信号进行滤波。

5.如权利要求4所述的信号发生器，其特征在于，所述的模拟输出电路包括：

缓冲放大电路，用于对通过所述的滤波器的随机序列数据模拟信号进行缓冲处理，调整输出电平。

6.如权利要求2所述的信号发生器，其特征在于，所述的模拟输出电路包括：

乘法器，用于将所述的随机序列数据模拟信号和噪声波形参数模拟信号相乘处理生成乘法处理后的噪声数据。

7.如权利要求6所述的信号发生器，其特征在于，所述的模拟输出电路包括：

衰减放大电路，用于根据用户的设置对所述的乘法处理后的噪声数据进行衰减、放大输出噪声信号。

8.如权利要求7所述的信号发生器，其特征在于，所述的模拟输出电路包括：

参数切换电路，用于对所述的参数DAC生成的噪声波形参数模拟信号进行缓冲处理，并根据所述的主时钟源提供的时钟信号将所述的噪声波形参数模拟信号发送到衰减放大电路。

9.如权利要求1所述的信号发生器，其特征在于，所述的数字信号处理器生成的噪声波形参数包括噪声波形幅值、偏移及占空比。