CN102571171B - 一种多输入多输出无线通信系统信道模型的硬件实现方法 - Google Patents

Abstract

本发明公开了一种多输入多输出无线通信系统信道模型的硬件实现方法，包括以下步骤：1)根据3GPP TR 25.996中的SCM信道模型生成：均匀分布随机数和斯分布随机数；根据生成的均匀分布随机数和高斯分布随机数生成时延扩展、时延分布因子、到达角角度扩展、离开角角度扩展和角度分布比例因子；2)使用FPGA生成SCM信道模型的单径模块；3)复用单径模块生成信道系数，以提升速率为目标进行复用次数的设置和资源配置；4)使用FPGA实现输入信号与信道系数的卷积运算。本发明方法利用硬件FPGA运算速率的优势，在完成软件信道模块的逻辑功能的同时，较大程度提升了MIMO通信系统信道模块仿真的速率。

Description

一种多输入多输出无线通信系统信道模型的硬件实现方法

技术领域

本发明涉及多输入多输出无线通信系统，特别涉及一种多输入多输出无线通信系统信道模型的硬件实现方法。

背景技术

近年来，多输入多输出(MIMO)技术得到了广泛的关注与发展，其特点在于能够利用无线信道的多径传输，开发信道的空间资源，建立空间并行传输信道，并利用通信系统的空间特点结合空时联合处理技术，提高无线系统的容量与可靠性。MIMO系统中使用的各种信号处理算法的性能优劣都极大地依赖于MIMO信道的特性，特别是各个天线之间的相关性。因此，建立有效的能够反映MIMO信道空间相关特性并且适用于系统级和链路级仿真的MIMO信道模型，就变得相当重要。

MIMO信道建模方法主要分为两类：确定型建模和随机型建模。由于确定型建模的使用范围特别狭窄，只适用于特定的传输环境，因而随机型建模在实际建模中得到了广泛的使用。3GPP提出的SCM(Spatial Channel Model)模型，未来B3G/4G使用的SCME(Spatial Channel ExtendedModel)模型、欧盟WINNER项目中的WINNER信道模型以及IMT-Advanced MIMO信道模型均为基于几何统计的随机信道模型。

以SCM信道为例：

信道系数可由下式计算得到：

$h_{u,s,n}\left(t\right)=\sqrt{\frac{P_n{\mathrm{\σ}}_{\mathrm{SF}}}{M}}\underset{m=1}{\overset{M}{\mathrm{\Σ}}}\left(\begin{array}{c}\sqrt{G_{\mathrm{BS}}\left({\mathrm{\θ}}_{n,m,\mathrm{AoD}}\right)}\exp \left(j\right[{\mathrm{kd}}_s\sin \left({\mathrm{\θ}}_{n,m,\mathrm{AoD}}\right)+{\mathrm{\Φ}}_{n,m}\left]\right)\×\\ \sqrt{G_{\mathrm{MS}}\left({\mathrm{\θ}}_{n,m,\mathrm{AoA}}\right)}\exp \left(j{\mathrm{kd}}_u\sin \left({\mathrm{\θ}}_{n,m,\mathrm{AoA}}\right)\right)\×\\ \exp \left(\mathrm{jk}\right|\left|v\right|\left|\cos ({\mathrm{\θ}}_{n,m,\mathrm{AoA}}-{\mathrm{\θ}}_v)t\right)\end{array}\right)---\left(1\right)$

其中下标u表示第u根接收天线，下标s表示第s根发射天线，下标n表示信道的第n条路径，下标m表示信道的某条路径的第m条子径，P_n表示信道的径功率，F_u表示接收天线的增益，F_s表示发射天线的增益，λ₀表示信道载波波长，Ф_n，m表示信道的第n条路径的第m条子径的初始相位，服从[0，2π)均匀分布，d_s表示发射天线s到发射参考天线的距离，φ_n，m表示信道的第n条路径的第m条子径的离开角，d_u表示接收天线u到接收参考天线的距离，

表示信道的第n条路径的第m条子径的到达角。其中||v||表示移动台的移动速度，θ_v表示移动台的移动方向。

SCM信道是基于散射随机假设建立的信道模型，基本原理是利用通过统计得到的信道特性，如时延扩展、角度扩展等来得到信道系数并通过在公式中引入天线间距得到信道之间的相关性，其模型的复杂度也极大的提升。因此基于软件的仿真模块所消耗的仿真时间也将随之大幅度增加，使用软件编写的SCM信道模块在仿真中成为了影响仿真速率的主要因素，这给平台实现实时的无线信道带来了困难。

硬件加速利用硬件模块来替代软件算法以充分利用硬件所固有的快速特性。从软件的角度看，与硬件加速模块接口就跟调用一个函数一样。唯一的区别在于此函数驻留在硬件中，对调用函数是透明的。由于硬件在执行各种操作时要快得多，比如执行复杂的数学功能、将数据从一个地方转移到另一个地方，以及多次执行同样的操作。因此一些通常用软件完成的操作，经过硬件加速后这些操作可获得极大的性能提高。本发明的硬件加速设备采用FPGA，FPGA的开发工具可实现硬件和软件之间的无缝切换。硬件加速仿真拥有软件仿真所不具有的高速特性，因为采用硬件的方式实现验证对象，其仿真运行速度接近最终产品的现实速度。

发明内容

本发明目的是提供一种多输入多输出无线通信系统信道模型的硬件实现方法，以解决现有技术中基于几何统计的随机型建模方法的多输入多输出信道模型复杂度较高、软件仿真耗时较长的问题。

利用硬件实现的信道模型存在以下问题：硬件设计的逻辑固化后难于灵活改变，逻辑功能的实现受硬件资源限制。因此，本发明的特征是在有限的FPGA资源配置下，通过复用单径信道生成模块的方式，配合灵活的参数选择模块，以达到实现SCM信道模型的目标，并为多种模型预留扩展的空间。

为了实现上述目的，本发明采用如下技术方案：

一种多输入多输出无线通信系统信道模型的硬件实现方法，包括以下步骤：

1)根据3GPP TR 25.996中的SCM信道模型生成：

1.1)使用LFSR法生成均匀分布随机数；

1.2)使用Box-Muller法生成高斯分布随机数；

1.3)根据步骤1.1)和步骤1.2)生成的均匀分布随机数和高斯分布随机数生成时延扩展、时延分布因子、到达角角度扩展、离开角角度扩展和角度分布比例因子；

2)使用FPGA生成SCM信道模型的单径模块；

根据SCM信道模型的信道系数公式生成单径模块，对于其中涉及到的运算：用查找表方式实现对数运算和开根号运算；用CORDIC IP核实现三角函数运算；

3)复用单径模块生成信道系数，以提升速率为目标进行复用次数的设置和资源配置：在每个时钟周期生成单径的系数，在之后的5个周期通过输入初始化参数和随机变量的种子来生成其余五条径的系数；在m×n的多输入多输出天线的设置下，也只需要m×n次复用单径模块就可以实现多天线的信道模型；m为输入端天线数；n为输出端天线数。

本发明进一步的改进在于：所示硬件实现方法还包括以下步骤：4)使用FPGA实现输入信号与信道系数的卷积运算。

本发明进一步的改进在于：步骤4)的具体步骤为：首先需要分配两块11×64的双口RAM存放PC端输入的来自两根发射天线的两组数据，再根据各径的随机时延计算出读地址，依据该读地址读取信号数据分别和各径信道系数进行乘加运算，合并输出后按照时钟周期的递增计算出写地址，写入另外一块12×64的RAM中等待PCI-E的传输；在PC端将每组64位数据划分为两组32位数据作为两个接收天线的输出。

本发明进一步的改进在于：所示硬件实现方法还包括以下步骤：5)实现FPGA和PC机的接口搭建：通过PCI-E接口连接FPGA和PC机，保证软硬件通信速率不影响整体仿真速率。

相对于现有技术，本发明具有以下有益效果：本发明一种多输入多输出无线通信系统信道模型的硬件实现方法，首先根据多输入多输出(MIMO)无线通信系统的仿真环境，选择合适的硬件算法生成MIMO无线通信系统的信道模型参数，包括径时延、径功率、径到达角、径离开角等；然后优化设计方案，复用单径系数生成模块，完成相应的信道模型的逻辑功能；此外，还搭建了与软件平台的接口，完成了软硬件联合仿真。本发明方法利用硬件FPGA运算速率的优势，在完成软件信道模块的逻辑功能的同时，较大程度提升了MIMO通信系统信道模块仿真的速率。

附图说明

图1是多输入多输出(MIMO)无线通信系统信道硬件实现的流程示意图；由图中可以看出，硬件实现分为三个层次，即：实现基本的随机数分布，连接各模块生成信道系数，以及进行功能调试并与PC端通信。

图2是LFSR法生成均匀分布随机数示意图，说明了硬件生成均匀分布随机数的原理机制。

图3a是LFSR法生成1024点均匀分布随机数结果的展示图。

图3b是rand生成的1024点均匀分布随机数结果的展示图。

图4是使用Box-Muller法生成高斯随机数的流程图。

图5是利用分时复用机制，多次复用单径生成模块完成多径系数生成的流程图。

图6是卷积模块的结构示意图。

图7a是时延扩展统计曲线校准图。

图7b是BS角度扩展统计曲线校准图。

图7c是MS角度扩展统计曲线校准图。

图8为应用接口控制示意图。

具体实施方式

下面结合附图和具体实施实例对本发明做进一步的详细说明。

请参阅图1所示，本发明一种多输入多输出无线通信系统的信道的硬件实现方法，包括以下步骤：

(1)根据给定的SCM信道模型生成：

1.1)使用LFSR法生成均匀分布随机数；

1.2)使用Box-Muller法生成高斯分布随机数；

1.3)根据步骤1.1)和步骤1.2)生成的均匀分布随机数和高斯分布随机数生成时延扩展、时延分布因子、到达角角度扩展、离开角角度扩展和角度分布比例因子。

表1

本发明参照3GPP TR 25.996中介绍的SCM模型，实现的是其城市微蜂窝环境下的非视距情况，并按照LTE的要求对其中码片周期等参数做了相应的修改。各项参数如表1最后一栏所示。

在随机参数的生成过程中涉及到使用LFSR法生成均匀分布随机数，附图中图2是m级线性反馈移位寄存器(LFSR，Linear Feedback Shifting Register)的电路结构，硬件生成均匀分布随机数按照图中所示的结构来构建数字逻辑。其中系数因子fi＝1表示有连接，fi＝0表示无连接；表示异或(XOR)运算。显然，LFSR的输出序列是有周期性的。因为一旦m个寄存器上出现了以前经历过的状态，则以后的状态将周而复始。m级的LFSR最多只有2m个状态，所以重复是不可避免的。假若m个寄存器的初始状态全为零，则LFSR将一直保持全零状态。因此，在初始状态非全零的前提下，LFSR的周期r＜2^m-1。如果选取适当的反馈方式，m级LFSR所产生的序列周期可以达到最大值2^m-1，这时LFSR所产生的伪随机序列也称为最长序列(或者m序列)。LFSR的周期只与其反馈方式有关，而不依赖于其初始状态。根据其反馈方式的不同，可以定义LFSR的特征多项式：

$p\left(x\right)=\underset{i=0}{\overset{m}{\mathrm{\Σ}}}{f}_i{x}_i=x_m+f_{m-1}{x}_{m-1}+...+f_{1}x+1---\left(2\right)$

图3a为按照LFSR法硬件生成的均匀分布随机数，图3b为Matlab软件生成的1024点均匀分布随机数，对比图3a和图3b，统计得到硬件生成的均匀分布随机数的统计特性，如均值、方差等也都满足精度要求。图4是使用Box-Muller法生成高斯分布随机数的流程图，由随机信号理论可知，在(0，1)上服从均匀分布的随机数经过一定的变换，可以产生服从N(0，1)的白色高斯随机数。设ξ₁，ξ₂是2个互相独立的在(0，1)上均匀分布的随机数，做如下变换：

$\left\{\begin{array}{c}{\mathrm{\η}}_1={(-2\ln {\mathrm{\ξ}}_1)}^{\frac{1}{2}}\cos \left(2\mathrm{\π}{\mathrm{\ξ}}_2\right)\\ {\mathrm{\η}}_2={(-2\ln {\mathrm{\ξ}}_1)}^{\frac{1}{2}}\sin \left(2\mathrm{\π}{\mathrm{\ξ}}_2\right)\end{array}\right.---\left(3\right)$

可知，η₁，η₂是2个相互独立的正态N(0，1)随机数，上述变换就是Box-Muller变换。具体的实施步骤如下：

e＝-2ln(μ₀)                                                    (4)

$f=\sqrt{e}---\left(5\right)$

g₀＝sin(2πμ₁)                                                 (6)

g₁＝cos(2πμ₁)                                                 (7)

x₀＝f×g₀                                                       (8)

x₁＝f×g₁                                                       (9)

其中u0和u1分别是两个相互独立的在[0，1)上均匀分布的随机变量。经过上述运算之后，得到的x0和x1就是符合高斯分布N(0，1)的两个独立采样序列，分别作为复高斯噪声的同相分量和正交分量。

(2)使用FPGA生成SCM信道模型的单径模块；根据SCM信道模型的信道系数公式生成单径模块，对于其中涉及到的运算：用查找表方式实现对数运算和开根号运算；用CORDICIP核实现三角函数运算；

生成高斯随机数涉及到对数运算，使用的是查找表的方法，利用Block Memory IP核中的Single Port Ram存储一张宽度为13位，深度为4096的LUT，实现查找与输入相应的对数运算结果的功能。如果已知输入序列的数值范围，并对输出序列的精度做了准确的规定，则利用查找表来实现对数运算和开根号运算可以有效的降低对FPGA资源的占用率；同时由于只涉及寻址操作，使用查找表也可以极大的提升设计的运行速率。

如果利用LUT进行三角函数计算，在数据宽度为11位，深度为4096的时候，需要1个18K的BLOCK RAM和一个1个36K的BLOCK RAM。每个子径至少进行3次三角函数计算，则仅三角函数运算对存储器的要求就达到6*20*3*1.5＝540个36K的BRAM，但Vertex-6FPGA片内的BRAM只有416个。

使用ISE中自带的CORDIC IP核中的三角函数选项，通过移位和加减运算，能递归计算常用函数值，而不需要进行查三角函数表、乘法等复杂运算。对其输入进行补码(2’complement)的转换，前3位为整数位，而其表示范围为-Pi-Pi。

此外，使用CORDIC IP核在设计上还具有以下优点：

1.节省存储空间，不占用任何BRAM，延时仅为16个周期；

2.统一了三角函数输入输出的数制格式，方便下一步运算。

本发明中使用到的CORDIC IP核包括：

三角函数运算IP_sin模块，Function selection选择为Sin and Cos，Data Format选择为signed Fraction，输入输出宽度均为10位。

计算功率中涉及的开根号模块Pn_root，Function selection选择为Square Root，Data Format选择为unsigned Fraction，输入输出宽度均为12位。

(3)复用单径模块生成信道系数，以提升速率为目标进行复用次数的设置和资源配置，为扩展不同信道模型提供接口：

根据测试，软件SCM信道模块的主要复杂度就集中在随机数的生成以及卷积运算上，而这一部分的运算耗时的相较于FPGA系统时钟的速率要高出几个数量级。而对于系统延时，如果信道逻辑模块的设计采用流水线方式的话，只需要考虑各模块中产生时延最长的那个就可以得到整体设计的延时情况，而这个延时是ns级别的，也远远小于系统时钟的数量级。理论上通过各模块的拼接和流水线结构的应用，所有的信道系数可以在一个时钟周期内完成，至少也可以达到相应的数量级。

但是这样的设计完全没有考虑硬件资源的限制，即存储器资源和用于搭建运算模块的逻辑单元的数量，在FPGA中表现为RAM资源和DSP乘法器资源。虽然使用cordic模块降低了各项资源的使用率，但是仍不足以满足同时生成六条径每条径20条子径的参数的要求。尤其是Slice LUTs资源使用率较高，对后续的卷积模块以及接口模块的设计和硬件实现都会造成影响。

即便在硬件资源充足的情况下，使用上述将各径随机数生成同时展开的方式实现SCM信道模块也是没有必要的，而且会打打降低信道模块的可拓展性。

首先，硬件模块不是独立与软件平台单独存在的，由于要和PC端的软件仿真平台进行通信，还需要考虑PCIE通道传输数据所耗的时间。测试证明，这部分所耗的时间要远远高于生成SCM信道中一条单径系数的时间。因此，如果在等待数据传输的这段时间内，将单径模块按各径序号进行多次实现，各径的初始参数在每次实现时传入单径模块，则在这段时间内就仅消耗了生成单径所需的硬件资源。

此外，硬件设计信道仿真模块的另一点缺陷是其灵活性较差，难以实现从单一模型到多种模型的扩展。而单径复用的实现方式也在一定程度上解决了这一问题。对于建模方式类似与SCM模型的其他信道模型，可以通过改变各径参数和具体的径数目来进行实现；而对于与SCM模型差异较大的其他模型，只要是采用多径概念的，可以通过重新设计单径模块来实现。

考虑到在已完成的SCM单径模块下，生成速率要远高于PCIE接口传输的速率，根据具体需要，设置了60个系统时钟周期的延时来等待DMA读取PC端数据，传输参数和写入运算后的结果。单径模块的复用就是在时间上将其拓展开，用相应的信号对不同径的输入输出参数进行控制，并在同一时刻采集各径系数，达到“用时间换空间”的目的。具体的方案为在每个周期生成一条径(20条子径)的系数，在之后的5个周期通过输入不同的参数(多数为初始化参数和随机变量的种子)来生成其余五条径的系数。使用这样的方案，在多输入多输出天线的设置下(m*n)，也只需要m*n次复用SCM信道单链路模块就可以实现多天线的信道模型。

如图5所示，控制复用模块的信号为ce0，ce1，ce2，ce3，ce4，ce5，控制其逻辑关系可实现其按周期依次呈现有效状态的效果，分别用它们作为使能信号来控制6条径系数的生成就可以实现在不同周期中复用单径系数生成模块的目标。具体而言，在分时复用选择的模块中，利用按周期依次有效的ce0-ce5，在每个有效周期内输出与有效周期序号相同的单径参数，传递给步骤(2)生成的单径模块，则下一周期单径模块生成的系数即为相应序号单径的系数。

在不同的生成周期中选择不同单径参数是由上层的参数选择模块Pah_input_sel来完成的，传递的参数包括径到达角，径离开角，径功率。

图7a至图7c为硬件生成的SCM信道系数与3GPP 25.996给出的校准曲线的对比图；可以看出本发明生成的信道参数与校准曲线基本重合。

(4)使用FPGA实现输入信号与信道系数的卷积运算：首先需要分配两块11×64的双口RAM存放PC端输入的来自两根发射天线的两组数据，再根据各径的随机时延计算出读地址，依据该读地址读取信号数据分别和各径信道系数进行乘加运算，合并输出后按照时钟周期的递增计算出写地址，写入另外一块12×64的RAM中等待PCI-E的传输；在PC端将每组64位数据划分为两组32位数据作为两个接收天线的输出。

如图6所示，Conv_SCM模块中用到的IP核主要是乘法器，这里选用的是ISE中乘法器Multiplier IP核，输入为12位，输出为24位以供后续加法运算截位使用。

此外，对输入的数据进行寻址所用的地址信号由生成各径功率模块输出的随机时延信号以及基地址信号计算得到，是在由PCI-E接口控制的一块存储器中寻址得到的。经过卷积计算后的数据通过类似的方式写入到另一块存储器中等待PCI-E接口的调用。

(5)实现FPGA和PC机的接口搭建：

请参阅图8所示，接口涉及到的数据信号和控制信号如下：

数据信号组包括：

6条32位数据输出，表示6个径的数据；

5条9位时延线输入，表示后5径的时延；

16位基地址输入，应用逻辑读存储器地址；

16位应用逻辑写地址输入；

32位应用逻辑计算完成数据输入；

控制信号组包括：

时钟、复位、状态LED等系统信号；

接口读准备好信号，rd_port_rdy_n，输出；

应用读准备好信号，user_rd_rdy_n，输入；

应用读开始信号，user_rd_start_n，输入；

接口写准备好信号，wr_port_rdy_n，输出；

应用写准备好信号，user_wr_rdy_n，输入。

复位或重新初始化时，所有信号重置，接口控制根据初始化基地址和时延，在存储器中读取六条径的数据，送入输出缓存。六条径的数据都准备好时，rd_port_rdy_n置有效，同时将数据放到输出端口。

当应用逻辑的系数生成准备好时，user_rd_rdy_n置有效，同时有效时，应用逻辑开始读数，user_rd_start_n置有效，并更新下一个读数基地址。

当接口检测到user_rd_start_n有效时，更新基地址，开始下一次读数过程。

当应用逻辑完成计算时，将输出数据端口放置计算出的结果，更新存储器写地址，并将输出user_wr_rdy_n置有效，当接口检测到user_wr_rdy_n有效后，读端口上的地址和数。

空闲时，接口wr_port_rdy_n置有效，当端口从用户读数时将wrr_port_rdy_n置无效，当接口往存储器写数完毕后，将wr_port_rdy_n置有效。应用检测到此状态便可以开始下一次写数过程。

Claims (2)

1.一种多输入多输出无线通信系统信道模型的硬件实现方法，其特征在于，包括以下步骤：

1）根据3GPP TR25.996中的SCM信道模型生成随机参数：

1.1）使用LFSR法生成均匀分布随机数；

1.2）使用Box-Muller法生成高斯分布随机数；

1.3）根据步骤1.1）和步骤1.2）生成的均匀分布随机数和高斯分布随机数生成以下随机参数：时延扩展、时延分布因子、到达角角度扩展、离开角角度扩展和角度分布比例因子；

2）使用FPGA生成SCM信道模型的单径模块；

根据SCM信道模型的信道系数公式生成单径模块，对于其中涉及到的运算：用查找表方法实现对数运算和开根号运算；用CORDIC IP核实现三角函数运算；

3）复用单径模块生成信道系数，以提升速率为目标进行复用次数的设置和资源配置：在每个时钟周期生成单径的系数，在之后的5个周期通过输入初始化参数和随机变量的种子来生成其余五条径的系数；在m×n的多输入多输出天线的设置下，也只需要m×n次复用单径模块就可以实现多天线的信道模型；m为输入端天线数；n为输出端天线数；

4）使用FPGA实现输入信号与信道系数的卷积运算；

5）实现FPGA和PC机的接口搭建：通过PCI-E接口连接FPGA和PC机。

2.根据权利要求1所述的一种多输入多输出无线通信系统信道模型的硬件实现方法，其特征在于，步骤4）的具体步骤为：

首先需要分配两块11×64的双口RAM存放PC端输入的来自两根发射天线的两组数据，再根据各径的随机时延计算出读地址，依据该读地址读取信号数据分别和各径信道系数进行乘加运算，合并输出后按照时钟周期的递增计算出写地址，写入另外一块12×64的RAM中等待PCI-E的传输；在PC端将每组64位数据划分为两组32位数据作为两个接收天线的输出。

Images