CN103399304B - 外辐射源雷达自适应杂波抑制的fpga实现设备和方法 - Google Patents

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Abstract

本发明公开了一种外辐射源雷达自适应杂波抑制的FPGA实现设备和方法，信道化后的四路待处理数据经FPGA芯片自适应杂波抑制模块内部的FIFO存储器输入FIR滤波模块，辅助天线信道化后的两路数据经FIFO存储器还通过步长计算模块计算步长，并和FIR滤波模块的两路输出同时输入权值更新模块，更新后的权值输入FIR滤波模块，杂波抑制结果的I/Q通道同步并行输出。自适应杂波抑制由五个速率相同相位不同的全局时钟控制，本发明能较好的实现对外辐射源雷达自适应杂波抑制。解决了传统杂波抑制设备量大，很难达到实时性要求的问题，本发明处理效率高、计算速度快、设备复杂度低，用于实现外辐射源雷达的自适应杂波抑制。

Description

外辐射源雷达自适应杂波抑制的FPGA实现设备和方法
技术领域
本发明属于雷达技术领域，主要涉及雷达回波信号的处理，具体是一种外辐射源雷达自适应杂波抑制的FPGA实现装置设备和方法，对外辐射源雷达中接受到的回波信号在FPGA方法的基础上进行自适应旁瓣相消，以达到杂波抑制的目的。
技术背景
外辐射源雷达指的是本身不发射电磁波，而是利用目标反射的电磁波对其进行定位和跟踪的雷达。在现代战争中，电子技术的发展给有源雷达带来了严重的威胁，主要有四大威胁：电子干扰、超低空突防、反辐射导弹和隐身技术。
外辐射源雷达由于本身不发射电磁波，具有隐蔽性高、抗干扰能力强等优点，对于提高系统在电子战中的生存能力具有重要作用。
外辐射源雷达系统工作在被动接收模式，采用民用照射源。但是由于广播电台或电视台的发射信号的波形、参数并不是为了构成雷达而设计的，不可能像一般的雷达那样选用模糊函数良好的波形，而是具有很强的随机性，需要采用较复杂的信号处理技术才能保证较好的检测性能。
外辐射源雷达有两路天线，通过主天线来接收目标反射的回波信号以检测目标，同时通过辅助天线来接收直达波信号，然后通过一系列信号处理，提取目标的距离、速度等信息。主天线接收到的信号中，不仅有目标的回波信号，还有直达波信号以及干扰信号。通过目标反射回来的信号功率比较微弱，同时在目标回波接收通道中还混有从直达波通道中泄露进来的强直达波信号，这势必会淹没真正的目标位置信息。如果不设法去除目标回波中参杂的直达波信号，那么目标回波将无法被检测到。因此可以采用时域自适应滤波的方法，把主天线回波信号和参考信号与不同权值滤波器进行滤波的结果相减，从而达到抑制直达波和杂波干扰的目的。
杂波抑制直接影响后续的信号处理质量，且经常会耗费大量的时间。传统雷达信号处理中一般会采用基于DSP(DigitalSignalProcessor)的方法进行杂波抑制，DSP是一种能够对输入数字信号做各种基本运算的数字信号处理器。由于DSP芯片中的指令是串行执行，很难实现运算量较高的算法和实时性的要求。因此DSP系统设计方案就必须考虑多片DSP处理器并行工作。此方法存在的不足之处是：多片DSP芯片增加了系统成本，同时需要注意DSP芯片之间的协调和同步问题及数据交换，系统的控制、地址和数据总线的仲裁问题。另外，在数据处理时，必须把每帧等待处理的数据分成更小的段，每块DSP同时对输入的一小段数据进行处理，最后把每片DSP处理后的数据按顺序还原成一帧，增加了处理的难度。
综上所述利用多片DSP并行处理以达到系统实时性要求的技术方案，使数据处理难度增加、计算量变大导致处理速度较低，也浪费大量的硬件资源，成本较高。
发明内容
本发明的目的在于克服上述已有技术的不足，提出了一种处理速度快、成本较低的基于FPGA(FiledProgrammableGateArray)的外辐射源雷达自适应杂波抑制实现设备和方法。本发明解决了传统杂波抑制需要大量硬件资源，无法很好的达到实时性要求的问题。
本发明是一种外辐射源雷达自适应杂波抑制的FPGA实现设备，包括两路主天线数据的信道化输入、两路辅助天线数据的信道化输入和两路杂波抑制结果输出，本发明的自适应杂波抑制模块由FPGA芯片完成，该模块由自己的全局时钟控制；FPGA芯片中设有三个模块：FIR滤波模块、步长计算模块和权值更新模块，由FPGA芯片构成的自适应杂波抑制模块的数据流是，外辐射源雷达接收机的两路天线接收到的数据经信道化处理后由主天线输入和辅助天线输入形成的四路输入数据，经FPGA芯片内部的FIFO存储器输入到FIR滤波模块的输入端进行FIR滤波，同时辅助天线信道化后的两路数据经FIFO存储器还输入到步长计算模块的输入端计算新的步长，FIR滤波模块的两路输出和步长计算模块的一路输出同时输入到权值更新模块的输入端更新权值，权值更新模块的两路输出即新的权值输入到FIR滤波模块取代存放权值寄存器的原有值，FIR滤波模块的输出以I通道和Q通道即两路杂波抑制结果同步并行输出，该输出是由FPGA芯片构成的自适应杂波抑制模块的杂波抑制结果。本发明利用FPGA芯片构成自适应杂波抑制模块接收信道化模块的输出数据进行相应处理，并把杂波抑制的结果输入雷达的后续信号处理模块中，这些模块协同工作，形成一个完整的外辐射源雷达系统。一片FPGA芯片即可实现原有多片DSP芯片共同工作完成的杂波抑制。
本发明的实现还在于：所述FIR滤波模块包括有结构完全相同且同步并行计算、输出的实部模块和虚部模块，该模块中由两个寄存器分别与同一个乘法器连接形成单个数据的计算单元，两个寄存器一个存放辅助天线输入数据，另一个存放权值，N个数据计算单元中的存放输入数据的寄存器构成输入数据寄存器组，存放权值的寄存器构成权值寄存器组，输入数据寄存器组和权值寄存器组通过同一个乘法器输出数据，乘法器的N个输出并行输入到加法器，加法器的输出输入到减法器，减法器直接输出I/Q通道的结果，该结果同时反馈到权值更新模块的输入端，自适应杂波抑制模块的第一全局时钟clk连接到PLL移相后生成四个相位不同的全局时钟clk1、clk2、clk3、clk4，第二全局时钟clk1和复位信号连接到输入数据寄存器组和权值寄存器组中的每一个寄存器。
本发明的实现还在于：所述权值更新模块包括有结构完全相同且同步并行计算、输出的实部模块和虚部模块，其每个模块中由寄存器与乘法器连接形成单个数据的计算单元，N个数据计算单元中的存放输入数据的寄存器构成输入数据寄存器组；由另一组寄存器与加法器连接形成单个数据的计算单元，存放权值的寄存器构成权值寄存器组，输入数据寄存器组通过每个乘法器输出数据，每个乘法器的输出乘积和权值寄存器组的输出通过对应的加法器输出数据，加法器输出I/Q通道的N个权值，并行输入到FIR滤波模块，复位信号和第四全局时钟clk3连接到输入数据寄存器组中的每一个寄存器，第五全局时钟clk4连接到权值寄存器组中每一个寄存器，第二全局时钟clk1、FIR滤波模块的一路输出数据和步长计算模块的输出数据连接到乘法器，输入到每一个乘法器。
上述三个模块实现的硬件装置是在一定的布局布线条件下由FPGA芯片内部的乘法器、加法器、减法器、寄存器以及PLL锁相环构成，根据自适应杂波抑制模块中的权个数确定所需硬件设备量。FPGA芯片中设定的三个模块在五个全局时钟的控制下，共同工作，性成自适应杂波抑制模块，得到杂波抑制结果。
本发明还是一种外辐射源雷达自适应杂波抑制的FPGA实现方法，包括如下步骤：
步骤1：选定所需FPGA芯片，根据雷达系统所需处理的数据量和速度的要求，确定所需FPGA芯片的型号，放入外辐射源雷达处理系统接收信道化处理后的四路数据的位置，取代传统处理方法中的DSP芯片。由FPGA芯片形成的自适应杂波抑制模块，与现有系统共同工作形成一个完整的雷达信号处理系统。
步骤2：把雷达接收机接收到的数据输入到FPGA芯片进行杂波抑制。
雷达接收机两路天线接收到的信号信道化处理后形成四路数据，经FPGA芯片内部的FIFO存储器输入到芯片中进行杂波抑制。
外辐射源雷达接收机有主天线和辅助天线两路天线，主天线接收到的信号包括：目标的回波信号、直达波信号以及多径干扰信号，辅助天线接收直达波信号。两路天线接收到的信号经过16位AD芯片，由模拟信号转换为16位数字信号，数字信号经正交化处理可转换为同相分量I和正交分量Q，共生成四路信号，在异步时钟的控制下经FIFO存储器输入到FPGA芯片进行杂波抑制。
步骤3：在FPGA芯片形成的自适应杂波抑制模块中设定五个全局时钟，设定雷达系统中杂波抑制的权个数，经FPGA芯片内部的FIFO存储器把信道化后的四路数据输入到FIR滤波模块进行滤波，同时把辅助天线的两路数据输入到步长计算模块计算新的步长，由FIR滤波模块和步长计算模块的输出更新权值更新模块中的权值，完成一次自适应滤波。
3.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟，共设定五个全局时钟，第一全局时钟clk用以控制主天线和辅助天线的数据输入，后四个全局时钟clk1、clk2、clk3、clk4和第一全局时钟clk有相同的速率，但相对于第一全局时钟clk分别有不同的相位延时。在FPGA芯片中，所有数据的处理流程都应该是由时钟的严格控制的，在时钟建立时必须使数据有足够的建立和保持时间，以免造成时序混乱。五个不同相位的时钟由FPGA芯片中的IP核PLL锁相环生成。
3.2设定雷达系统中杂波抑制权个数，并设初值为0。自适应滤波器的权个数直接影响到滤波器的输出结果，如果太少则不能保证滤波结果的优越性，太多则需要大量的硬件资源。
3.3把FPGA芯片内部的FIFO存储器中的两路辅助天线数据输入到FIR滤波模块的输入数据寄存器组中。
3.4自适应杂波抑制模块计算步长，归一化LMS的步长是随着输入数据变化的，以保证较好的收敛效果。
3.5更新自适应杂波抑制模块的权值，由FIR滤波模块得到的输出数据和步长，更新FIR滤波器的权值，完成一次自适应滤波。
步骤4：判断外辐射源雷达中信道化后的四路数据是否完成杂波抑制处理。判断FPGA芯片内部的FIFO存储器中的所有待处理的数据是否已经全部转存到输入数据寄存器组中，如果是则执行步骤5，如果否则执行步骤3.3到3.5，继续把FIFO存储器中的数据输入到FIR滤波模块的输入数据寄存器组中进行FIR滤波、计算步长、更新权值，完成一次自适应滤波。
步骤5：输出杂波抑制结果，把杂波抑制结果经FPGA芯片输入到后续多普勒处理模块，并在MATLAB中显示出杂波抑制的结果。
目前广泛应用的自适应算法主要是LMS(最小均方算法)、RLS(最小二乘法)。LMS算法比较简单，计算量小，易于硬件实现，但在输入数据变化较快的环境中，算法要么收敛速度慢，要么稳态失调增加甚至发散，杂波抑制效果不佳。RLS算法的收敛速度快，但运算过程中会出现大量的矩阵相乘。假设N＝8，只计算两个8×8阶矩阵相乘，则需要512个乘法器和64个8输入加法器。因此RLS算法会占用大量的硬件资源，不适于实际应用。
结合上述两种杂波抑制的优缺点，为实现较好的杂波抑制目的，本发明是采用FPGA芯片构成自适应杂波抑制模块，在雷达的实时跟踪检测过程中用归一化LMS自适应算法构成自适应杂波抑制方案。现场可编程门阵列FPGA中所有模块都是并发执行的，所以能够在运算中节省大量的时间，FPGA芯片含有大量乘法器，算法中由同一时钟触发的运算可以同时完成，便于实现信号处理的实时性。
本发明的实现还在于：步骤3.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟，共设定五个全局时钟，第一全局时钟clk用以控制主天线和辅助天线的数据输入，后四个全局时钟clk1、clk2、clk3、clk4和第一全局时钟clk有相同的速率，但相对于第一全局时钟clk分别有不同的相位延时，其具体步骤如下：
3.1.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟clk、clk1、clk2、clk3、clk4的速率，五个全局时钟有相同的时钟速率。
3.1.2FPGA芯片的后四个全局时钟clk1、clk2、clk3、clk4相对于第一全局时钟clk的相位延时是成倍增长的，即五个全局时钟的相位间隔相同。
3.1.3确保FPGA芯片中的后四个全局时钟clk1、clk2、clk3、clk4的上升沿都在第一全局时钟clk的同一个时钟周期内，因此第一全局时钟clk的每一个周期，包含有后四个时钟clk1、clk2、clk3、clk4的上升沿。每个时钟上升沿依次触发自适应杂波抑制的一步运算，使处理的每一步都由时钟严格控制，避免了处理中经常出现的待处理数据不同步的问题。由第一全局时钟clk的上升沿触发输入数据，五个全局时钟的设定可以使一次自适应滤波结果在第一全局时钟clk的一个时钟周期内完成，从而达到雷达系统实时性处理的要求。
3.1.4在五个不同相位的全局时钟控制下，可以实现对芯片中的硬件资源时分复用，从而节省了大量的硬件资源。现阶段FPGA芯片的运算速率可达550MHz，每个时钟控制自适应滤波的不同阶段，杂波抑制的最高速率可达100MHz。
本发明的实现还在于：步骤2把雷达接收机接收到的数据输入到FPGA芯片进行杂波抑制，其具体步骤如下：
2.1FIFO是一种先入先出数据存储器，由于雷达接收机与FPGA芯片一般工作在不同的时钟频率，所以在此应用异步FIFO，异步FIFO存储器的写入和读出由不同的时钟控制，因此可以完成不同时钟器件的数据传输。根据杂波抑制权个数设定FIFO存储器的深度，输入数据的位数设定FIFO存储器的位数。
2.2四路输入数据分别以雷达接收机工作的时钟频率输入到四个不同的FIFO存储器中，进行暂时缓存。
2.3存放在FIFO存储器中的辅助天线数据，在FPGA芯片的第一全局时钟clk的控制下同相分量I顺序存入由N个M位寄存器构成的寄存器组x_in_temp_real[N-1：0](N为权个数，M为输入数据位数)中第一个寄存器x_in_temp_real[0]，正交分量Q存入由N个M位寄存器构成的寄存器组x_in_temp_imag[N-1：0]中第一个寄存器x_in_temp_imag[0]。
2.4存放在FIFO存储器中的主天线数据，在FPGA芯片的第一全局时钟clk的控制下同相分量I顺序存入寄存器d_in_temp_real，正交分量Q存入寄存器d_in_temp_imag。
本发明的实现还在于：步骤3.5更新自适应杂波抑制模块的权值，由FIR滤波模块得到的输出数据和步长，更新FIR滤波器的权值，完成一次自适应滤波。即进行一组外辐射源雷达输入数据的杂波抑制，这个过程也完成一次权系数的更新。信道化后的待处理数据经FPGA芯片内部的FIFO存储器继续输入到输入数据寄存器组中。
程序开始运行时，会有N个以第一全局时钟时钟clk为周期的延迟，在此之后每一个第四全局时钟clk3的时钟上升沿，达到一次自适应滤波结果。如果数据量为S，则需要N+S个第一全局时钟时钟clk的时钟周期完成运算。
本发明利用FPGA芯片实现上述步骤，实时性的处理输入数据、输出杂波抑制结果。
本发明与现有技术相比具有以下优点：
1.本发明利用FPGA芯片代替原有DSP芯片构成自适应杂波抑制模块，由于DSP芯片中的指令是串行执行，因此传统方法使用多片DSP处理器并行工作。多片DSP芯片增加了系统成本，同时需要注意DSP芯片之间的协调和同步问题及数据交换，系统的控制、地址和数据总线的仲裁问题。本发明只需一片FPGA芯片，无需考虑芯片间的协同问题，方法简单，成本较低。
2.采用滑窗式方法处理输入数据，而一般基于DSP的自适应杂波抑制方法，为了达到数据处理速率的要求，会使用多片DSP并行处理的方式，把每帧待处理的数据分成更小的段，每块DSP处理其中的一小段数据，每段数据会有重复冗余，过程麻烦且会增大数据量。本发明中输入数据只需要通过FPGA芯片内部的FIFO存储器在第一全局时钟clk的控制下依次存入输入数据寄存器，无需分段处理，简单方便且运算量小。
3.本发明采用基于FPGA的归一化LMS算法。典型自适应杂波抑制算法为LMS(最小均方算法)和RLS(最小二乘法)。RLS算法的运算量过大，固定步长的LMS算法虽然步骤简单，计算量小，但步长只能取固定值使得收敛速度慢，杂波抑制效果不明显。相比较而言，本发明采用了变步长的归一化LMS自适应算法，克服了上述两种典型算法的主要缺陷，在使用较少硬件资源的同时还具有较好的自适应滤波性能。
4.本发明设定了五个相位相互延迟的全局时钟。算法的每一步由不同的时钟触发，即每一步在不同的时间点执行，实现对FPGA芯片中乘法器的时分复用，节省了硬件资源，使自适应杂波抑制可以在一片FPGA芯片中完成。
5.本发明中各模块的乘法器可以并行运行，提高了运算速率，实时性输出杂波抑制结果。
6.本发明采用了软件处理配合硬件接收，系统优化，开发费用低。
附图说明
图1是本发明的流程图；
图2是本发明的外辐射源雷达自适应杂波抑制模块的流程图；
图3是本发明的外辐射源雷达自适应杂波抑制模块装置示意图；
图4是本发明的基于FPGA芯片的自适应杂波抑制模块实现结构图；
图5是本发明的FIR滤波模块FPGA实现结构图；
图6是本发明的权值更新模块FPGA实现结构图；
图7是本发明与与传统方法在MATLAB中的仿真结果误差比较图。
具体实施方式
以下结合附图通过实施例对本发明做进一步详述：
实施例1
针对近年来电磁环境越来越复杂，在信息化战场的需求背景下，外辐射源雷达的应用更加广泛。外辐射源雷达有两路天线，主天线接收到的信号中，不仅有目标的回波信号，还有直达波信号以及干扰信号。通过目标反射回来的信号功率比较微弱，同时在目标回波接收通道中还混有从直达波通道中泄露进来的强直达波信号，这势必会淹没真正的目标位置信息。如果不设法去除目标回波中参杂的直达波信号，那么目标回波将无法被检测到，杂波抑制模块是外辐射源雷达系统中专门用来去除目标回波中直达波信号的模块，从而使雷达能够准确检测到目标，并进行方位和角度等各种信息的跟踪检测和分析。杂波抑制模块的性能直接影响雷达信号处理系统后续的信号应用和处理质量，且杂波抑制过程经常会耗费大量的时间。为了克服传统杂波抑制方法设备量大，方法复杂的不足，本发明提出了一种外辐射源雷达自适应杂波抑制的FPGA实现设备和方法。
参见图3，本发明的外辐射源雷达自适应杂波抑制的FPGA实现设备包括两路主天线数据的信道化输入、两路辅助天线数据的信道化输入和两路杂波抑制结果输出。外辐射源雷达接收机共有两路天线，主天线和辅助天线。自适应杂波抑制是以主天线信号为参考对辅助天线信号进行自适应滤波，以达到抑制直达波和多径干扰的目的。主天线和辅助天线接收的数据经过模拟数据到数字数据的转换和正交化处理后生成同相分量I和正交分量Q共四路待处理数据。
参见图4，自适应杂波抑制模块由FPGA芯片完成，该模块由自己的全局时钟控制。FPGA芯片中设有三个模块：FIR滤波模块、步长计算模块和权值更新模块，由FPGA芯片构成的自适应杂波抑制模块的数据流是，外辐射源雷达接收机的两路天线接收到的数据经信道化处理后由主天线输入和辅助天线输入形成的四路输入数据，即同相分量I和正交分量Q共四路待处理数据经FPGA芯片内部的FIFO存储器输入到FIR滤波模块的输入端进行FIR滤波，同时辅助天线信道化后的两路数据经FIFO存储器还输入到步长计算模块的输入端计算新的步长，FIR滤波模块的两路输出和步长计算模块的一路输出同时输入到权值更新模块的输入端更新权值，权值更新模块的两路输出即新的权值输入到FIR滤波模块取代存放权值寄存器的原有值，FIR滤波模块的输出以I通道和Q通道同步并行输出即两路杂波抑制结果输出，该输出是由FPGA芯片构成的自适应杂波抑制模块的杂波抑制结果。该结果输入到外辐射源雷达的后续信号处理模块中，用于后续检测。
传统外辐射源雷达杂波抑制利用DSP的方法实现，由于DSP芯片中的指令是串行执行，很难实现运算量较高的算法和实时性的要求，因此DSP系统设计方案就必须考虑多片DSP处理器并行工作。多片DSP芯片增加了系统成本，同时需要注意DSP芯片之间的协调和同步问题及数据交换，系统的控制、地址和数据总线的仲裁问题。另外，在数据处理时，必须把每帧等待处理的数据分成更小的段，每块DSP同时对输入的一小段数据进行处理，最后把每片DSP处理后的数据按顺序还原成一帧，增加了处理的难度，计算量变大，导致处理速度较低，也浪费大量的硬件资源，随着硬件设备的不断发展，雷达系统对的处理速度和准确度的要求越来越高，传统方法如果要满足这些要求，就必须不断增加设备量，导致成本较高。针对这一现状本发明采用FPGA芯片完成自适应杂波抑制。
本例中外辐射源雷达自适应杂波抑制的FPGA实现设备中自适应杂波抑制模块的FIR滤波模块包括有结构完全相同且同步并行计算、输出的实部模块和虚部模块，参见图5，无论是实部模块还是虚部模块，每个模块均由两个寄存器分别与同一个乘法器连接形成单个数据的计算单元，两个寄存器一个存放辅助天线输入数据，另一个存放权值，N个数据计算单元中的存放输入数据的寄存器构成输入数据寄存器组，存放权值的寄存器构成权值寄存器组，输入数据寄存器组和权值寄存器组通过同一个乘法器输出数据，乘法器的N个输出并行输入到加法器，加法器的输出输入到减法器，减法器直接输出I/Q通道的结果，该结果同时反馈到权值更新模块的输入端，自适应杂波抑制模块的第一全局时钟clk连接到PLL移相后生成四个相位不同的全局时钟clk1、clk2、clk3、clk4，第二全局时钟clk1和复位信号连接到输入数据寄存器组和权值寄存器组中的每一个寄存器。
本例中外辐射源雷达自适应杂波抑制的FPGA实现设备中自适应杂波抑制模块的权值更新模块包括有结构完全相同且同步并行计算、输出的实部模块和虚部模块，参见图6，无论是实部模块还是虚部模块，每个模块均由寄存器与乘法器连接形成单个数据的计算单元，N个数据计算单元中的存放输入数据的寄存器构成输入数据寄存器组；由另一组寄存器与加法器连接形成单个数据的计算单元，存放权值的寄存器构成权值寄存器组，输入数据寄存器组通过每个乘法器输出数据，每个乘法器的输出乘积和权值寄存器组的输出通过对应的加法器输出数据，加法器输出I/Q通道的N个权值，并行输入到FIR滤波模块，复位信号和第四全局时钟clk3连接到输入数据寄存器组中的每一个寄存器，第五全局时钟clk4连接到权值寄存器组中每一个寄存器，第二全局时钟clk1、FIR滤波模块的一路输出数据和步长计算模块的输出数据连接到乘法器，输入到每一个乘法器。
本例中外辐射源雷达自适应杂波抑制的FPGA实现设备中自适应杂波抑制模块的步长计算模块由寄存器与乘法器连接形成单个数据的计算单元，N个数据计算单元中的存放输入数据的寄存器构成输入数据寄存器组，输入数据寄存器组通过每个乘法器输出数据，乘法器的N个输出并行输入到加法器，加法器输出输入到除法器，输出新的步长，输入到权值更新模块，复位信号和第二全局时钟clk1连接到输入数据寄存器组中的每一个寄存器。
上述三个模块相互连接，参见图4，在全局时钟和复位信号的控制下，自适应算法能够与FPGA芯片硬件相结合，得到较好的杂波抑制结果，使外辐射源雷达的后续处理得以实现。
实施例2
外辐射源雷达自适应杂波抑制的FPGA实现设备和方法同实施例1。
外辐射源雷达自适应杂波抑制的FPGA实现方法，参见图1，包括如下步骤：
步骤1：选定所需FPGA芯片，根据雷达系统所需处理的数据量和速度的要求，确定所需FPGA芯片的型号，放入外辐射源雷达处理系统接收信道化处理后的四路数据的位置，取代传统处理方法中的DSP芯片。由FPGA芯片形成的自适应杂波抑制模块，与现有系统共同工作形成一个完整的雷达信号处理系统。
传统外辐射源雷达自适应杂波抑制，需要多片DSP芯片协同工作，增加了处理的难度，处理速度较低，成本较高。
为了克服以上问题，本发明提出了一种基于FPGA的实现方法。FPGA芯片的型号选定主要由外辐射源雷达系统中接收数据的速率和数据量确定，如果所选芯片型号较低，则硬件资源不足将导致杂波抑制无法完成，如果所选芯片型号较高，则会增加系统成本，造成资源浪费。所以基于FPGA的外辐射源雷达杂波抑制可以根据具体雷达系统中接收数据的速率和数据量确定。参见图3，FPGA芯片有四个输入通道和两个输出通道，输入通道接收外辐射源雷达信道化处理后的四路数据，分别是主天线的I通道和Q通道，辅助天线的I通道和Q通道，输出通道包括杂波抑制后的结果信息，通过I通道和Q通道输出，把输出结果输入到外辐射源雷达后续处理系统中。
步骤2：把雷达接收机接收到的数据输入到FPGA芯片进行杂波抑制，外辐射源雷达接收机有两路天线，即主天线和辅助天线。两路天线接收到的信号在信道化处理后形成四路数据，参见图3，经FPGA芯片内部的FIFO存储器输入到芯片中进行杂波抑制，其具体步骤如下：
2.1FIFO是一种先入先出数据存储器，由于雷达接收机与FPGA芯片一般工作在不同的时钟频率，所以在此应用异步FIFO，达到在雷达接收机与FPGA芯片两者之间传输数据的目的。根据杂波抑制权个数设定FIFO存储器的深度，根据输入数据的位数设定FIFO存储器的位数。
2.2四路输入数据分别以雷达接收机工作的时钟频率输入到四个不同的FIFO存储器中，进行暂时缓存。
2.3存放在FPGA芯片内部的FIFO存储器中的辅助天线数据，在FPGA芯片的第一全局时钟clk的控制下同相分量I顺序存入由N个M位寄存器构成的寄存器组x_in_temp_real[N-1：0](N为权个数，M为输入数据位数)中第一个寄存器x_in_temp_real[0]，正交分量Q存入由N个M位寄存器构成的寄存器组x_in_temp_imag[N-1：0]中第一个寄存器x_in_temp_imag[0]；
2.4存放在FPGA芯片内部的FIFO存储器中的主天线数据，在FPGA芯片的第一全局时钟clk的控制下同相分量I顺序存入寄存器d_in_temp_real，正交分量Q存入寄存器d_in_temp_imag。
外辐射源雷达信道化模块中选定了16位的AD芯片，因此本例中设定存放输入数据的寄存器位数为16位，便于数据经FIFO存储器在不同硬件设备中传输。FIFO存储器的写入时钟为信道化接收机系统的输出数据时钟，读出时钟是FPGA芯片的第一全局时钟clk。
步骤3：在FPGA芯片形成的自适应杂波抑制模块中设定五个全局时钟，设定雷达系统中杂波抑制的权个数，经FPGA芯片内部的FIFO存储器把信道化后的四路数据输入到FIR滤波模块进行滤波，同时把辅助天线的两路数据输入到步长计算模块计算新的步长，由FIR滤波模块和步长计算模块的输出更新权值更新模块中的权值，完成一次自适应滤波。其具体步骤如下：
3.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟，共设定五个全局时钟，第一全局时钟clk用以控制主天线和辅助天线的数据输入即步骤2.3和2.4中的数据输入，后四个全局时钟clk1、clk2、clk3、clk4和第一全局时钟clk有相同的时钟速率，但相对于第一全局时钟clk分别有不同的相位延时。
3.2设定雷达系统中杂波抑制权个数，并设初值为0。
3.3把FPGA芯片内部的FIFO存储器中的数据输入到FIR滤波模块的输入数据寄存器组中。
3.4自适应杂波抑制模块计算步长，归一化LMS的步长是随着输入数据变化的，以保证较好的收敛效果。
3.5更新自适应杂波抑制模块的权值，由FIR滤波模块得到的输出数据和步长，更新滤波器的权值，完成一次自适应滤波。
步骤4：判断外辐射源雷达中信道化后的四路数据是否完成杂波抑制处理。判断FPGA芯片内部的FIFO存储器中的所有待处理的数据是否已经全部转存到输入数据寄存器组中，如果是则执行步骤5，如果否则执行步骤3.3到3.5继续把FIFO存储器中的数据输入到FIR滤波模块的输入数据寄存器组中进行FIR滤波、计算步长、由FIR滤波输出和步长更新权值，完成一次自适应滤波。
步骤5：输出杂波抑制结果，把杂波抑制结果经FPGA芯片接口输入到后续多普勒处理模块，并在MATLAB中显示出杂波抑制的结果。
本例中程序运行完成后，由测试程序Testbench中的系统任务打开需要存放数据的文件，然后用系统任务$display把计算结果yIk、yQk、eIk和eQk按照先后顺序分别放入四个相应的txt文件中。用相应的MATLAB程序显示输出结果eI和eQ，和MATLAB的杂波抑制结果进行比较。
本发明利用FPGA芯片中各模块可以并行处理的特点，提高了杂波抑制的运算速率。本发明采用五个全局时钟严格控制数据在FPGA芯片中的处理流程，软件处理配合硬件接收，系统优化，开发费用降低。
实施例3
外辐射源雷达自适应杂波抑制的FPGA实现设备和方法同实施例1-2。
参见图2，由本发明的自适应杂波抑制模块的流程图可知，自适应杂波抑制模块的具体实现方式如步骤3在FPGA芯片形成的自适应杂波抑制模块中设定五个全局时钟，设定雷达系统中杂波抑制的权个数，经FPGA芯片内部的FIFO存储器把信道化后的四路数据输入到FIR滤波模块进行滤波，同时把辅助天线的两路数据输入到步长计算模块计算新的步长，由FIR滤波模块和步长计算模块的输出更新权值更新模块中的权值，完成一次自适应滤波。
主天线和辅助天线接收的信号经过A/D转换和正交化处理后分成四路信号：dI、dQ和xI、xQ。辅助天线接收的信号xI和xQ分别和相应的权值相乘，其结果和dI、dQ对应相减得到输出结果eI和eQ。同时信号xI和xQ输入步长计算模块得到新的步长。输出结果eI和eQ输入权值更新模块，更新后的权值输入FIR滤波模块。由此循环，完成自适应滤波，对输入信号进行自适应杂波抑制。
3.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟，共设定五个全局时钟，第一全局时钟clk用以控制主天线和辅助天线的数据输入，后四个全局时钟clk1、clk2、clk3、clk4和第一全局时钟clk有相同的速率，但相位延时不同。
3.2设定雷达系统中杂波抑制权个数，并设初值为0。原理上来讲，自适应滤波器权个数对应着可能的多径干扰抑制距离，即可能存在强多径干扰的距离长度。自适应滤波器权个数并不是越大越好，而是应该与强多径产生的最大距离相当当多径信号中含有分数阶延迟时，不管是用标准LMS还是变步长LMS，最优的权个数数接近于多径信号的最大延迟单元。当权个数数的选择大于最大多径信号的延迟单元很多时，相消的性能基本不变，却会耗费大量的硬件资源，提高成本。根据大量的仿真分析，本例中设定杂波抑制权个数N为40。
3.3把FPGA芯片内部的FIFO存储器中的数据输入到FIR滤波模块的输入数据寄存器组中。
3.4自适应杂波抑制模块计算步长，归一化LMS的步长是随着输入数据变化的，以保证较好的收敛效果。
3.5更新自适应杂波抑制模块的权值，由FIR滤波模块得到的输出数据和步长，更新权值，完成一次自适应滤波。其具体步骤如下：
3.5.1在第一全局时钟clk的控制下把FIFO存储器中存放的辅助天线的两路输入数据分别存入两组由N个16位寄存器构成的寄存器组x_in_temp_real[N-1：0]和x_in_temp_imag[N-1：0]中。当第一全局时钟clk时钟上升沿到来时，把两个FIFO存储器中最早存入的一个输入数据分别放入两寄存器组的第一个寄存器x_in_temp_real[0]和x_in_temp_imag[0]中，这两个寄存器组中其他寄存器的数据依次赋给下一个寄存器，形成触发器。即每一次第一全局时钟clk的上升沿都会触发寄存器组的N个寄存器数据更新一次。
3.5.2在第二全局时钟clk1上升沿到来之前，外辐射源雷达辅助天线的两路输入数据和两组权值已经存放在相应寄存器中。自适应滤波算法首先需要初始化，即把两组权值设为0。经第二全局时钟clk1上升沿触发，完成外辐射源雷达辅助天线的两路输入数据和两组权值的对应相乘，把相乘得到的结果分别放入相应的寄存器组y_shift_real[N-1：0]和y_shift_imag[N-1：0]中，并且为了计算自适应滤波器的步长，把外辐射源雷达辅助天线的两路输入数据分别平方后对应两数据相加，结果放入寄存器组v_shift[N-1：0]中。在这一步中，所有乘法运算并行执行，由下面公式可知，共需要6N个乘法器。
XIk＝[xI(0)，xI(1)……xI(N-1)]T；
XQk＝[xQ(0)，xQ(1)……xQ(N-1)]T；
WIk＝[wI(0)，wI(1)……wI(N-1)]T；
WQk＝[wQ(0)，wQ(1)……wQ(N-1)]T；
y_shiftI(n)＝wI(n)xI(n)+wQ(n)xQ(n)；(n＝0，1......N-1)
y_shiftQ(n)＝wI(n)xQ(n)-wQ(n)xI(n)；(n＝0，1......N-1)
v_shift(n)＝xI(n)xI(n)+xQ(n)xQ(n)；(n＝0，1......N-1)
其中向量XIk表示外辐射源雷达辅助天线接收的数据信道化处理后的同相分量中的N个数据，向量XQk表示外辐射源雷达辅助天线接收的数据信道化处理后的正交分量中的N个数据，向量WIk和WQk分别表示自适应滤波器中N个权值，v_shift(n)表示外辐射源雷达辅助天线的输入数据组成的自相关矩阵对角线上的数据。
3.5.3第三全局时钟clk2上升沿触发计算FIR滤波结果yIk和yQk，自适应滤波器步长uk、误差eIk和eQk。误差eIk和eQk是由外辐射源雷达主天线接收信号的I/Q通道的输入数据dIk、dQk与FIR滤波结果yIk、yQk对应相减得到的，即我们需要的自适应杂波抑制结果。
y Ik = Σ n = 0 N - 1 y _ shif t I ( n ) ;
y Qk = Σ n = 0 N - 1 y _ shift Q ( n ) ;
v k = Σ n = 0 N - 1 v _ shift ( n ) ;
eIk＝dIk-yIk；
eQk＝dQk-yQk；
u k = u v k + ϵ ;
e_tempIk＝ukeIk；
e_tempQk＝ukeQk；
其中vk表示每一组外辐射源雷达输入数据组成向量的欧式范数，u表示控制失调的固定收敛因子，在对收敛因子u设定时，需注意0＜u≤1，uk表示自适应滤波器步长。ε参数是为了避免vk过小导致步长值过大设定的，并且0＜ε≤1。
3.5.4第四全局时钟clk3上升沿触发算法的第三步，并行乘法运算，需要4N个乘法器。
w_shiftIk(n)＝e_tempIkxI(n)+e_tempQkxQ(n)(n＝0，1......N-1)
w_shiftQk(n)＝e_tempIkxQ(n)-e_tempIkxQ(n)(n＝0，1......N-1)
3.5.5第五全局时钟clk4上升沿触发对权系数进行更新。
wI(k+1)(n)＝wIk+w_shiftIk(n)(n＝0，1......N-1)
wQ(k+1)(n)＝wQk+w_shiftQk(n)(n＝0，1......N-1)
3.5.6完成一次上述步骤，完成一次权系数的更新，则进行一组外辐射源雷达输入数据的自适应滤波。程序开始运行时，会有N个以第一全局时钟时钟clk为周期的延迟，在此之后每一个第四全局时钟clk3的时钟上升沿，达到一次自适应滤波结果。如果数据量为S，则需要N+S个第一全局时钟时钟clk的时钟周期完成运算。
本例中使用的滑窗处理方式把输入数据放入输入数据寄存器组中，在第一全局时钟clk的上升沿到来时，FIFO存储器中的数据输入寄存器组中的第一个寄存器，同时利用触发器使其他寄存器中的数据相继后移，完成一组输入数据的更新。这种处理方式能够节省硬件资源，提高处理速度。
实施例4
外辐射源雷达自适应杂波抑制的FPGA实现设备和方法同实施例1-3。
本发明中各模块的运行是由全局时钟严格控制的，全局时钟的设定具体可见步骤3.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟，共设定五个全局时钟，第一全局时钟clk用以控制主天线和辅助天线的数据输入，后四个全局时钟clk1、clk2、clk3、clk4和第一全局时钟clk有相同的速率，但后四个全局时钟clk1、clk2、clk3、clk4相对于第一全局时钟clk的相位延时是成倍增长的，即五个全局时钟的相位间隔相同。
确保FPGA芯片中的后四个全局时钟clk1、clk2、clk3、clk4的上升沿都在第一全局时钟clk的同一个时钟周期内，每个时钟上升沿依次触发自适应杂波抑制的一步运算，使处理的每一步都由时钟严格控制，避免了处理中经常出现的待处理数据不同步的问题。由第一全局时钟clk的上升沿触发输入数据，五个全局时钟的没定可以使一次自适应滤波结果在第一全局时钟clk的一个时钟周期内完成，从而达到雷达系统实时性处理的要求。
在五个不同相位的全局时钟控制下，实现对芯片中硬件资源的时分复用，从而节省了大量的硬件资源。
本例中，根据雷达系统处理速度的要求设定五个全局时钟的速率为20MHz，则在处理过程中硬件的运算速率应至少为100MHz，目前FPGA芯片的运算速率可达550MHz，有较大的时序余量，因此可以较好的完成杂波抑制。设定4个全局时钟clk1、clk2、clk3、clk4，相对于第一全局时钟clk的相位延时分别为60°、150°、240°、330°。
本例中五个有不同相位的时钟，是由FPGA芯片中的IP核锁相环PLL生成。锁相环PLL可以通过锁相和移相来达到调整时钟偏差的问题，滤除输入时钟信号的抖动，提供高质量的输出时钟。
根据本发明中外辐射源雷达自适应杂波抑制的FPGA实现方法，在实施例1中给出了一种和此方法相对应的硬件设备形式，实际上还可以根据所设定的全局时钟、权个数等各种参数对FPGA中的各存储器、乘法器和加法器布局布线，用多种设备形式实现。
实施例5
外辐射源雷达自适应杂波抑制的FPGA实现设备和方法同实施例1-4。
本发明需要四个输入通道和两个输出通道，参见图3，输入通道包括主天线的I通道和Q通道，辅助天线的I通道和Q通道，输出通道包括杂波抑制结果的I通道和Q通道。主天线接收的信号包括加入乘性噪声之后的线性调频信号和与其不相关的噪声，辅助天线接收的信号为没有噪声影响的线性调频信号，两个天线中的线性调频信号是相同的。本例中天线接收的回波信号为调频广播信号，频段为88MHz～108MHz，带宽为20MHz。输出通道的信号为杂波抑制的结果eI和eQ。
本例FPGA采用Altera公司的(EP2AGX65D)，其乘法器有324个。设定权个数为40，完成中步骤3.3.2的FIR滤波需要40×4共160个乘法器，完成输入数据的二范数需要80个乘法器，所以步骤3.3.2需要240个乘法器，步骤3.3.3需要三个40输入的加法器和一个除法器，步骤3.3.4需要160个乘法器，步骤3.3.5需要80个加法器。在五个不同时钟的控制下，实现了时分复用，所以本发明所需的硬件数量为240个乘法器，所选芯片能够满足外辐射源雷达自适应杂波抑制模块的运算量的要求，而且还有一定的数据余量和扩展空间。
现阶段FPGA芯片的最高运算速率为550MHz，每个时钟控制自适应滤波的不同阶段，权个数N取值较大时，可对全局时钟倍频，以速度换取面积，对乘法器时分复用，完成自适应滤波。传统方法中使用的DSP芯片最高运算速率为600MHz，但是其指令串行执行，如果执行一次完整的自适应杂波抑制需要的乘加等运算需要P次，则输出杂波抑制结果的速率为(600/P)MHz，当权个数为40时，共需乘法运算400次、加法运算200次，则P为大于600的数，可见运用单片DSP实现自适应杂波抑制速率不足1MHz，因此本发明的杂波抑制速率远远高于传统方法，能够及时处理输入数据，达到系统对于杂波抑制的实时性要求。为外辐射源雷达进行自适应杂波抑制提高了一种效率高、处理速度快的设备和方法。
实施例6
外辐射源雷达自适应杂波抑制的FPGA实现设备和方法同实施例1-5。结合具体的仿真实验对本发明再作说明：
1)实验条件：
本例中采用的输入信号为调频广播信号，实验中的软件仿真平台为ModelSim和MATLAB。MATLAB为仿真提供输入数据，并对仿真结果做出分析和比较。
2)实验内容：
在MATLAB中生成四路16进制输入数据，分别放入四个相应的dat文件中。因为FPGA直接处理浮点数需要更多的硬件资源，所以为了节省资源需要先对输入数据进行处理。输入数据设定为16位数，其中最高位是符号位。如果输入数据较小，需要小数部分参与运算以确保精度，则使其乘以2的N次幂后取整。
仿真程序中的测试程序提供波形激励和时钟设定。测试程序Testbench中，通过系统任务$readmemh读入MATLAB生成的16进制数据，$readmemh任务一次性将所有数据全部读入寄存器，因此首先建立一个寄存器组来存放数据，然后将数组中的数据依次传递给仿真输入寄存器。程序运行完成后，由测试程序Testbench中的系统任务$fopen打开需要存放数据的文件，然后用系统任务$monitor把计算结果y_shiftI、y_shiftQ、eI和eQ分别放入相应的txt文件中。在MATLAB程序中调用存放输出结果的txt文件，输出结果比较误差。
本例中仿真时数据需要在仿真平台ModelSim和MATLAB中转换，需要严格注意两种平台对数据格式的不同要求，以免造成杂波抑制仿真失败。通过在MATLAB中的仿真结果分析，可以看出雷达回波信号中的直达波信号得到了较好的抑制。
实施例7
外辐射源雷达自适应杂波抑制的FPGA实现设备和方法同实施例1-6。
对本发明在FPGA中运行的结果与MATLAB仿真结果比较，参见图7。由图中可以看出两种方法的输出结果相差较小，可知基于FPGA的实现方法和传统方法相比杂波抑制效果基本相同，但却有速度快，节省资源的突出优点。
同时，本发明主要解决传统杂波抑制需要大量硬件资源，无法很好的达到实时性要求的问题。首先对两路天线的输入数据进行信道化处理，然后输入FPGA进行自适应处理，主要有三个模块组成：FIR滤波模块、步长计算模块和权值更新模块，最终输出杂波抑制的结果。
综上所述，本发明的外辐射源雷达自适应杂波抑制的FPGA实现设备和方法，信道化后四路待处理数据经FPGA芯片构成的自适应杂波抑制模块内部的FIFO存储器输入到FIR滤波模块的输入端，同时辅助天线信道化后的两路数据经FIFO存储器还输入到步长计算模块的输入端，FIR滤波模块的两路输出和步长计算模块的一路输出同时输入到权值更新模块的输入端，权值更新模块的两路输出输入到FIR滤波模块，FIR滤波模块的输出即杂波抑制结果以I/Q通道同步并行输出。本发明可以实时性的对雷达的输入数据进行杂波抑制，自适应杂波抑制模块由五个速率相同相位不同的时钟控制，实现了对硬件资源的时分复用。解决了传统杂波抑制方法设备量大，无法很好的达到实时性要求的问题，本发明处理效率高、计算速度快、设备复杂度低，用于实现外辐射源雷达的自适应杂波抑制。

Claims (3)

1.一种外辐射源雷达自适应杂波抑制的FPGA实现方法，其特征在于：包括如下步骤：
步骤1：选定所需FPGA芯片；
放入外辐射源雷达处理系统接收信道化处理后的四路数据的位置，取代传统处理方法中的DSP芯片，由FPGA芯片形成的自适应杂波抑制模块，与现有系统共同工作形成一个完整的雷达信号处理系统；
步骤2：把雷达接收机接收到的数据输入到FPGA芯片进行杂波抑制，雷达接收机两路天线接收到的信号信道化处理后形成四路数据，经FPGA芯片内部的FIFO存储器输入到芯片中进行杂波抑制；
步骤3：在FPGA芯片形成的自适应杂波抑制模块中设定五个全局时钟，设定雷达系统中杂波抑制的权个数，经FPGA芯片内部的FIFO存储器把信道化后的四路数据输入到FIR滤波模块进行滤波，同时把辅助天线的两路数据输入到步长计算模块计算新的步长，由FIR滤波模块和步长计算模块的输出更新权值更新模块中的权值，完成一次自适应滤波；
3.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟，共设定五个全局时钟，第一全局时钟clk用以控制主天线和辅助天线的数据输入，后四个全局时钟clk1、clk2、clk3、clk4和第一全局时钟clk有相同的速率，但相对于第一全局时钟clk分别有不同的相位延时；
3.2设定雷达系统中杂波抑制权个数，并设初值为0；
3.3把FPGA芯片内部的FIFO存储器中的两路辅助天线数据输入到FIR滤波模块的输入数据寄存器组中；
3.4自适应杂波抑制模块计算步长，归一化LMS的步长是随着输入数据变化的；
3.5更新自适应杂波抑制模块的权值，由FIR滤波模块得到的输出数据和步长，更新FIR滤波器的权值，完成一次自适应滤波；其具体步骤如下：
3.5.1在第一全局时钟clk控制下把FIFO存储器中存放的辅助天线的两路输入数据存入两组由N个M位寄存器构成的寄存器组x_in_temp_real[N-1：0]和x_in_temp_imag[N-1：0]中，当第一全局时钟clk时钟上升沿到来时，把两个FIFO存储器中最早存入的一个输入数据分别放入两寄存器组的第一个寄存器x_in_temp_real[0]和x_in_temp_imag[0]中，这两个寄存器组中其他寄存器的数据依次赋给下一个寄存器，形成触发器，即每一次第一全局时钟clk的上升沿都会触发寄存器组的N个寄存器数据更新一次；
3.5.2在第二全局时钟clk1上升沿到来之前，外辐射源雷达辅助天线的两路输入数据和两组权值已经存放在相应寄存器中，自适应滤波算法首先需要初始化，即把两组权值设为0，经第二全局时钟clk1上升沿触发，完成外辐射源雷达辅助天线的两路输入数据和两组权值的对应相乘，把相乘得到的结果分别放入相应的寄存器组y_shift_real[N-1：0]和y_shift_imag[N-1：0]中，并且为了计算自适应滤波的步长，把外辐射源雷达辅助天线的两路输入数据平方后对应两数据相加，结果放入寄存器组v_shift[N-1：0]中；
XIk＝[xI(0)，xI(1)……xI(N-1)]T；
XQk＝[xQ(0)，xQ(1)……xQ(N-1)]T；
WIk＝[wI(0)，wI(1)……wI(N-1)]T；
WQk＝[wQ(0)，wQ(1)……wQ(N-1)]T；
y_shiftI(n)＝wI(n)xI(n)+wQ(n)xQ(n)；(n＝0，1…..N-1)
y_shiftQ(n)＝wI(n)xQ(n)-wQ(n)xI(n)；(n＝0，1…..N-1)
v_shift(n)＝xI(n)xI(n)+xQ(n)xQ(n)；(n＝0，1…..N-1)
其中向量XIk表示外辐射源雷达辅助天线接收的数据信道化处理后的同相分量中的N个数据，向量XQk表示外辐射源雷达辅助天线接收的数据信道化处理后的正交分量中的N个数据，向量WIk和WQk分别表示自适应滤波器中N个权值，v_shift(n)表示外辐射源雷达辅助天线的输入数据组成的自相关矩阵对角线上的数据；
3.5.3第三全局时钟clk2上升沿触发计算FIR滤波结果yIk和yQk，自适应滤波器步长uk、误差eIk和eQk，误差eIk和eQk是由外辐射源雷达主天线接收信号的I/Q通道的输入数据dIk、dQk与FIR滤波结果yIk、yQk对应相减得到的，即我们需要的自适应杂波抑制结果；
y I k = Σ n = 0 N - 1 y _ shift I ( n ) ;
y Q k = Σ n = 0 N - 1 y _ shift Q ( n ) ;
v k = Σ n = 0 N - 1 v _ s h i f t ( n ) ;
eIk＝dIk-yIk；
eQk＝dQk-yQk；
u k = u v k + ϵ ;
e_tempIk＝ukeIk；
e_tempQk＝ukeQk；
其中vk表示每一组外辐射源雷达输入数据组成向量的欧式范数，u表示控制失调的固定收敛因子，在对收敛因子u设定时，需注意0＜u≤1，uk表示自适应滤波器步长，ε参数是为了避免vk过小导致步长值过大设定的，并且0＜ε≤1；
3.5.4第四全局时钟clk3上升沿触发算法的第三步；
w_shiftIk(n)＝e_tempIkxI(n)+e_tempQkxQ(n)(n＝0，1…..N-1)
w_shiftQk(n)＝e_tempIkxQ(n)-e_tempIkxQ(n)(n＝0，1…..N-1)
3.5.5第五全局时钟clk4上升沿触发对权系数进行更新；
wI(k+1)(n)＝wIk+w_shiftIk(n)(n＝0，1…..N-1)
WQ(k+1)(n)＝WQk+W_shiftQk(n)(n＝0，1…..N-1)
3.5.6完成一次上述步骤，完成一次权系数的更新，FPGA芯片的自适应杂波抑制模块则实现了对一组外辐射源雷达输入数据的一次自适应滤波；
步骤4：判断外辐射源雷达中信道化后的四路数据是否完成杂波抑制处理；
判断FPGA芯片内部的FIFO存储器中的所有待处理的数据是否已经全部转存到输入数据寄存器组中，如果是则执行步骤5，如果否则执行步骤3.3到3.5，继续把FIFO存储器中的数据输入到FIR滤波模块的输入数据寄存器组中进行FIR滤波、计算步长、更新权值，完成一次自适应滤波；
步骤5：输出杂波抑制结果；
把外辐射源雷达中信道化处理后四路数据的杂波抑制结果，经FPGA芯片接口输入到后续多普勒处理模块，并在MATLAB中显示。
2.根据权利要求1所述的外辐射源雷达自适应杂波抑制的FPGA实现方法，其特征在于：步骤3.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟，共设定五个全局时钟，第一全局时钟clk用以控制主天线和辅助天线的数据输入，后四个全局时钟clk1、clk2、clk3、clk4和第一全局时钟clk有相同的速率，但相对于第一全局时钟clk分别有不同的相位延时，其具体步骤如下：
3.1.1根据雷达系统处理速度的要求设定杂波抑制过程中FPGA芯片的全局时钟clk、clk1、clk2、clk3、clk4的时钟速率，五个全局时钟有相同的时钟速率；
3.1.2FPGA芯片的后四个全局时钟clk1、clk2、clk3、clk4相对于第一全局时钟clk的相位延时是成倍增长的，即五个全局时钟的相位间隔相同；
3.1.3确保FPGA芯片中的后四个全局时钟clk1、clk2、clk3、clk4的上升沿都在第一全局时钟clk的同一个时钟周期内，因此第一全局时钟clk的每一个周期，包含有后四个时钟clk1、clk2、clk3、clk4的上升沿，每个时钟上升沿依次触发自适应杂波抑制的一步运算，使处理的每一步都由时钟严格控制，避免了处理中经常出现的待处理数据不同步的问题，由第一全局时钟clk的上升沿触发输入数据，五个全局时钟的设定可以使一次自适应滤波结果在第一全局时钟clk的一个时钟周期内完成，从而达到雷达系统实时性处理的要求；
3.1.4在五个不同相位的全局时钟控制下，可以实现对芯片中的硬件资源时分复用，从而节省了大量的硬件资源，现阶段FPGA芯片的运算速率可达550MHz，每个时钟控制自适应滤波的不同阶段，因此杂波抑制的最高速率可达100MHz。
3.根据权利要求1所述的外辐射源雷达自适应杂波抑制的FPGA实现方法，其特征在于：步骤2把雷达接收机接收到的数据输入到FPGA芯片进行杂波抑制，其具体步骤如下：
2.1FIFO是一种先入先出数据存储器，由于雷达接收机与FPGA芯片一般工作在不同的时钟频率，所以在此应用FPGA芯片中的异步FIFO，达到在两者之间传输数据的目的，根据杂波抑制权个数设定FIFO存储器的深度，输入数据的位数设定FIFO存储器的位数；
2.2四路输入数据分别以雷达接收机工作的时钟频率输入到四个不同的FIFO存储器中，进行暂时缓存；
2.3存放在FPGA芯片内部的FIFO存储器中的辅助天线数据，在FPGA芯片的第一全局时钟clk的控制下同相分量I顺序存入由N个M位寄存器构成的寄存器组x_in_temp_real[N-1：0](N为权个数，M为输入数据位数)中第一个寄存器x_in_temp_real[0]，正交分量Q存入由N个M位寄存器构成的寄存器组x_in_temp_imag[N-1：0]中第一个寄存器x_in_temp_imag[0]；
2.4存放在FPGA芯片内部的FIFO存储器中的主天线数据，在FPGA芯片的第一全局时钟clk的控制下同相分量I顺序存入寄存器d_in_temp_real，正交分量Q存入寄存器d_in_temp_imag。
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