CN201226025Y - 一种脉冲多普勒雷达信号处理器 - Google Patents

Abstract

本实用新型公开了一种脉冲多普勒雷达信号处理器，包括：数据预处理模块，基于现场可编程门阵列板，用于将所接收到数据进行预处理和/或缓存以供数据处理模块读取，接收和/或转发控制参数，并根据所述控制参数生成同步时序；数据处理模块，包括多个数字信号处理器，用于读取所述数据预处理模块预处理和/或缓存的数据，并对所述读取的数据进行脉冲压缩处理以供数据存储器单元存储；数据存储单元，用于存储所述经过脉冲压缩处理后的数据。借此，本实用新型可以支持硬件功能扩展，从而提高信号处理器的处理能力和运算能力。

Description

一种脉冲多普勒雷达信号处理器

技术领域

本实用新型涉及信号处理技术领域，尤其涉及一种脉冲多普勒雷达信号处理器。

背景技术

雷达是利用目标对电磁波的反射(或称为二次散射)现象来发现目标并测定其位置的电子设备。由于其无论白天黑夜均能探测远距离的目标，且不受雾、云和雨的阻挡，具有全天候、全天时的特点，并有一定的穿透能力，其不仅成为军事上必不可少的电子装备，而且广泛应用于社会经济发展(如气象预报、资源探测、环境监测等)和科学研究(天体研究、大气物理、电离层结构研究等)。根据用途，目前雷达可分为天气雷达、导航雷达、目标探测雷达、侦察雷达、武器控制雷达、飞行保障雷达等。

雷达通常由天线、发射机、接收机、信号处理器和终端设备等组成。其中，信号处理器的主要功能是消除不需要的信号(如杂波)及干扰而通过或加强由目标产生的回波信号。信号处理器通常包括匹配滤波器、MTI以及脉冲多普勒雷达的多普勒滤波器等。随着雷达技术的不断发展，线性调频和脉冲压缩技术的完善，A/D采样速度和精度的大幅提高，雷达处理的数据量成倍增加，这就对信号处理器提出了更高的要求。

现有技术提供了一种脉冲多普勒雷达信号处理器10如图1所示，采用CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)100+DSP(Digital Signal Processor，数字信号处理器)101～104+PCI/ISA(PeripheralComponent Interconnection或Industrial Standard Architecture，外设组件互连标准总线或工业标准结构总线)接口105的结构。其中，CPLD 100用于系统同步，DSP 101～104用于信号处理算法的实现，PCI(或ISA)总线接口105则用于信号处理器10与终端设备(例如Computer(计算机))30的数据交互。其工作原理如下：并行IQ data(同相正交基带数据)在系统同步下直接输入第一数字信号处理器(DSP 1)101，由该处理器101进行数据缓存、数据同步，并进行第一级数据运算；第一级和第二级数字信号处理器101、102采用LinkPort(链路端扩展)接口传输，最终经过多极运算后通过Data Bus(数据总线)输出结果至DPRAM存储器(Dual Port Random Access Memory，双端口随机存储器)242。CPLD 100根据输入的Sync Signals(同步信号)通过Ctrl Bus(控制总线)协调控制各级数字信号处理器，并在所有处理结束后产生PCI CtrlSignals(PCI中断信号)中断终端设备30读取DPRAM存储器242中所存储的计算结果。

该信号处理器10采用的DSP为TI公司的TMS320C6701，支持32位DMA专用总线，主频167MHz时最多可同时执行8条指令。PCI接口105采用PLX公司PCI9054，32位总线结构，PCI时钟最大支持66MHz。

该信号处理器10的缺点在于如下：

1、信号处理器只能针对并行IQ数据进行处理，并行数据传输易于受到干扰，且占用器件I/O较多，不便于硬件功能扩展；

2、DSP主频只有167MHz，指令周期6ns，对于复杂的信号处理算法(如FFT，FIR等)计算时间长，效率低。

3、功能单一，只能进行数据处理，雷达参数发送和信号定时等功能须另外设计板卡，增加了雷达系统复杂度和硬件开销，降低了硬件利用率。

综上可知，现有脉冲多普勒雷达信号处理器在实际使用上，显然存在不便与缺陷，所以有必要加以改进。

实用新型内容

针对上述的缺陷，本实用新型的目的在于提供一种脉冲多普勒雷达信号处理器，其可以支持硬件功能扩展，提高信号处理器的处理能力和运算能力。

为了实现上述目的，本实用新型提供一种脉冲多普勒雷达信号处理器，包括：

数据预处理模块，基于现场可编程门阵列板，用于将所接收到数据进行预处理和/或缓存以供数据处理模块读取，接收和/或转发控制参数，并根据所述控制参数生成同步时序；

数据处理模块，包括多个数字信号处理器，用于读取所述数据预处理模块预处理和/或缓存的数据，并对所述读取的数据进行脉冲压缩处理以供数据存储器单元存储；

数据存储单元，用于存储所述经过脉冲压缩处理后的数据。

根据本实用新型的雷达信号处理器，所述数据预处理模块包括：

数据接收子模块，用于接收数据，所述数据包括串行基带数据、天线角度数据和控制参数；

数据缓存子模块，用于缓存所述数据；

相参累积子模块，用于对所述数据缓存子模块所缓存的串行基带数据进行相参累积；

时域平均子模块，用于对所述经过相参累积后的串行基带数据进行时域平均，并将所述时域平均数据缓存至所述数据缓存子模块；

命令子模块，用于根据所述数据缓存子模块所缓存的控制参数下达命令，所述命令包括天线命令和定时命令；和/或

信号定时器，用于根据所接收的定时命令生成同步时序。

根据本实用新型的雷达信号处理器，所述数据预处理模块进一步包括：

变换运算子模块，用于对存储在所述数据缓存子模块的需要进行脉冲压缩处理的数据进行快速傅氏变换运算；

脉冲压缩系数生成子模块，用于根据所述经过快速傅氏变换运算后的数据计算出脉冲压缩系数，并将所述脉冲压缩系数缓存至所述数据缓存子模块；和/或

第一中断子模块，用于在所述数据缓存子模块缓存完一帧所述数据后中断所述数据处理模块以所述数据处理模块读取所述数据缓存子模块缓存的所述数据。

根据本实用新型的雷达信号处理器，所述数字信号处理器包括：

预处理读取子模块，用于读取所述数据预处理模块预处理和/或缓存的数据；

脉冲压缩子模块，用于对所述预处理读取子模块读取的数据进行脉冲压缩；

旁瓣抑制子模块，用于对所述经过脉冲压缩的数据进行加权抑制，并将其发送至所述数据存储单元进行存储。

根据本实用新型的雷达信号处理器，所述雷达信号处理器进一步包括：

总线接口模块，用于连接所述雷达信号处理器和一终端设备，该终端设备通过该总线接口模块下发所述控制参数至所述雷达信号处理器，并且通过该总线接口模块接收所述数据存储单元存储的数据；和/或，

外部接口模块，用于对外部输入或所述数据预处理模块输出的串行基带数据进行接口电平转换。

根据本实用新型的雷达信号处理器，所述数字信号处理器进一步包括：

第二中断子模块，用于在所述数据存储单元缓存一帧数据后中断所述总线接口模块以所述终端设备在所述总线接口模块中断后接收所述数据存储单元存储的数据。

根据本实用新型的雷达信号处理器，所述数据处理模块采用频域处理方式来对所述读取的数据进行脉冲压缩处理。

根据本实用新型的雷达信号处理器，所述数据处理模块还进一步包括有多个链路端扩展接口，以连接所述多个数字信号处理器。

根据本实用新型的雷达信号处理器，所述现场可编程门阵列板包括STRATIX II EP2S30芯片板。

根据本实用新型的雷达信号处理器，所述数字信号处理器包括TIGERSHARC TS101芯片板。

本实用新型在脉冲多普勒雷达信号处理器中采用现场可编程门阵列板作为前级预处理器，能够支持硬件功能扩展，并且分担了数字信号处理器的运算量，大大提高了数字信号处理器的运算速度，由此提高信号处理器的处理能力和运算能力。

另外，本实用新型脉冲多普勒雷达信号处理器中采用TIGER SHARCTS101芯片板作为数字信号处理器，使数字信号处理器具有更强运算能力，从而进一步提高信号处理器的处理能力和运算能力。

另外，本实用新型脉冲多普勒雷达信号处理器通过设置外部接口模块，兼容了串行和并行IQ基带数据输入，满足不同雷达系统数据接口。

附图说明

图1是现有技术提供的脉冲多普勒雷达信号处理器系统结构模块示意图；

图2a～图2c是本实用新型优选实施例提供的脉冲多普勒雷达信号处理器系统结构模块示意图；

图3是本实用新型优选实施例提供的脉冲多普勒雷达信号处理器工作原理图；

图4是本实用新型优选实施例提供的频域处理脉冲压缩结构原理示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型的基本思想是：在脉冲多普勒雷达信号处理器中采用FPGA(Field—Programmable Gate Array，现场可编程门阵列)板作为前级预处理器以支持硬件功能扩展和分担数字信号处理器的运算量，并且采用具有更强运算能力的DSP处理器以进一步提高信号处理器的处理能力和运算能力。

本实用新型优选实施例提供的脉冲多普勒雷达信号处理器20如图2a～图2c所示，该脉冲多普勒雷达信号处理器20包括：外部接口模块21、数据预处理模块22、数据处理模块23、数据存储单元24、总线接口模块25，其中：

外部接口(Interface)模块21，用于对外部输入或数据预处理模块22输出的数据进行接口电平转换，实现与数据预处理模块22的通信。由于不同雷达系统结构差异，信号处理器外部接口形式有普通差分、低压差分、TTL以及RS232标准串行接口等，本实用新型通过设置外部接口模块21可以兼容串行和并行IQ基带数据的输入，满足不同雷达系统数据接口需要。

数据预处理模块22，基于FPGA芯片板，用于将所接收到数据进行预处理和/或缓存以供数据处理模块23读取，接收和/或转发控制参数，并根据所述控制参数生成同步时序。

所述FPGA芯片板优选采用ALTERA公司STRATIX II的EP2S30，该芯片内部RAM达1,369,728bits，LEs达33,880，含有16个DSP块、64个硬件乘法器和6个内部锁相环，内部工作时钟最大可达450MHz，可以满足高速大运算量的数据处理要求。

参见图2b和图3，该数据预处理模块22进一步包括：数据接收子模块221、数据缓存子模块222、相参累积子模块223、时域平均子模块224、命令子模块225、变换运算子模块226、脉冲压缩系数生成子模块227、第一中断子模块228和信号定时器229，其中：

数据接收子模块221，与数据缓存子模块222相连，用于接收数据，所述数据包括串行IQ基带数据、天线角度数据和控制参数。其又可细分如图3所示的串行IQ基带数据接收器2211和天线角度数据接收器2212，串行IQ基带数据接收器2211接收串行IQ基带数据，天线角度数据接收器2212接收天线角度数据。

数据缓存子模块222，用于缓存所述数据。在FPGA芯片板中，数据缓存子模块222通常采用多个RAM(Random Access Memory，随机存取内存)器件来存储所述数据，如图3中IQ基带数据缓存器2221对IQ基带数据进行缓存，天线缓存器2222对天线角度数据进行缓存，控制参数缓存器2223对控制参数进行缓存。

输入信号处理器的IQ data为20～32位，通常采用串行和并行两种通信方式，同步时钟由前端数字中频输出，与雷达系统完全相参。信号处理器20按照通信协议格式将IQ data缓存在数据缓存子模块222中。同时，为了标识雷达数据帧结构，每帧数据前4个字节为帧头，包含帧校验码和帧计数值，另外信号处理器20实时接收雷达天线数据(标准RS232协议)，并按照帧结构将其置于帧头中。

相参累积子模块223，与数据缓存子模块222和时域平均子模块224相连，用于对所述数据缓存子模块222所缓存的串行基带数据进行相参累积。

时域平均子模块224，用于对所述经过相参累积子模块223相参累积后的串行基带数据进行时域平均，并将所述时域平均数据缓存至所述数据缓存子模块222。

命令子模块225，用于根据所述数据缓存子模块222所缓存的控制参数下达命令，所述命令包括天线命令和定时命令。其也可以细分为用于根据控制参数下达天线命令至天线伺服和天线角度数据接收器2212的天线命令下达器2251和用于根据控制参数下达定时命令至信号定时器229的定时命令下达器2252。

变换运算子模块226，用于对存储在所述数据缓存子模块222的需要进行脉冲压缩处理的数据进行FFT(快速傅氏变换)运算。

本实用新型中，所述需要进行脉冲压缩处理的数据通常是雷达发射脉冲采样信号。

脉冲压缩系数生成子模块227，用于根据经过所述变换运算子模块226快速傅氏变换运算后的数据计算出脉冲压缩系数，并将所述脉冲压缩系数缓存至所述数据缓存子模块222。

第一中断子模块228，用于在所述数据缓存子模块222缓存完一帧所述数据后中断所述数据处理模块23以所述数据处理模块23读取所述数据缓存子模块222缓存的所述数据。

信号定时器229，用于根据所接收的定时命令下达器2252下达的定时命令生成同步时序。

数据处理模块23，包括多个DSP处理器231～234，用于读取所述数据预处理模块22预处理和/或缓存的数据，并对所述读取的数据进行脉冲压缩处理以供数据存储器单元24存储。

每一所述多个DSP处理器231～234优选采用ADI公司TIGER SHARCTS101，该芯片具有两个浮点ALU，两个IALU，最多8片统一编址，每秒能完成2.4亿次乘累加操作或1.8亿次浮点操作，最高工作时钟可达250MHz，单时钟最大可同时执行8条指令，特别适合进行重复度高、数据量大的数据运算。在数据处理模块23中，针对雷达系统算法特点，将多个DSP处理器221～224设计为串行流水结构(见图2)。

参见图2c和图3，每一所述多个DSP处理器231～234具体包括：预处理读取子模块2301、脉冲压缩子模块2302、旁瓣抑制子模块2303和第二中断子模块2304，其中：

预处理读取子模块2301，用于读取所述数据预处理模块22预处理和/或缓存的数据。

脉冲压缩子模块2302，用于对所述预处理读取子模块2301读取的数据进行脉冲压缩。

本实用新型中，脉冲压缩是应用数字信号处理方法完成接收信号与样本信号的相关匹配滤波，通常有时域处理和频域处理两种方法。时域匹配滤波法等效于求离散接收信号与发射波形离散样本之间的复相关运算，在脉冲压缩点数少或压缩比不高的情况下采用，对系统资源需求大且很难满足运算速度快的要求；频域算法是对输出回波序列先进行FFT变换，将离散输入时间序列变成数字谱，然后乘以匹配滤波器冲击响应的数字谱，再用IFFT还原成压缩后的时间离散信号。其算式如下：

y(n)＝IFFT{FFT[S(n)]·FFT[h(n)]}

相对于时域处理算法，频域处理可以大大减少数据量，提高运算速度，实现大的压缩比，故脉冲压缩子模块2302脉压算法采用的是频域处理，其实现结构如图4所示，将输入数据进行分段缓存，然后FFT进行变换，接着将匹配系数表即由脉冲压缩系数生成子模块227的脉冲压缩系数与进行FFT变换的数据进行卷积，再IFFT还原、缓存和输出至旁瓣抑制子模块2303。

旁瓣抑制子模块2303，用于对所述经过脉冲压缩的数据进行加权抑制，并将其发送至数据存储单元24进行存储。

对于线性调频信号的脉冲压缩，其压缩后输出脉冲的包络近似为sinc(x)函数。其中最大的第一旁瓣约为主瓣电平的-13.2dB，在多目标环境下，大目标的旁瓣会淹没其附近较小目标的主信号，引起目标丢失。旁瓣抑制子模块2303对脉冲压缩的结果进行了加权抑制，有效提高了对旁瓣的抑制能力，提高了多目标的分辨能力。

第二中断子模块2304，用于在所述数据存储单元24缓存一帧数据后中断所述总线接口模块25以所述终端设备(如终端计算机)30在所述总线接口模块25中断后接收所述数据存储单元24存储的数据。

作为本实用新型的一种实施方式，可由DSP处理器231用于第一级运算，即输入数据的FFT转换以及处理结果与匹配系数的频域相乘计算；DSP处理器232用于IFFT转换以及加权抑制算法的实现。DSP处理器之间数据通信采用Link Port(链路端扩展接口)，板上将该接口引出作为扩展口，便于多块信号处理板进行并行同步处理，以满足更大运算量的要求。每一级DSP完成独立算法功能，便于程序调试和结果验证，同时也提高了资源利用率。

数据存储单元24，用于存储所述经过脉冲压缩处理后的数据。具体而言，是存储所述经过脉冲压缩处理、加权抑制后的数据。所述数据存储单元24主要由SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)241和DPRAM(Dual-ported Random Access Memory，双端口随机存取存储器)242构成。其中，数据存储单元24是将最终计算结果存储在DPRAM 242。

总线接口模块25，用于连接所述雷达信号处理器20和一终端设备30，该终端设备30通过该总线接口模块25下发所述控制参数至所述雷达信号处理器20，并且通过该总线接口模块25接收所述数据存储单元24存储的数据。本优选实施例中，总线接口模块25由PCI总线接口构成，但ISA总线接口同样适用于本实用新型，其同样在本实用新型保护的范围。

图3是本实用新型优选实施例提供的脉冲多普勒雷达信号处理器20工作原理图，结合图1和图2进行描述，一路数字中频IQ data输入至信号处理器20，串行IQ基带数据接收器2211接收其中的串行IQ data，并发送至IQ基带数据缓存器2221进行缓存，然后缓存的串行IQ data经由相参累积子模块223的相参累积，时域平均子模块224的时域平均处理后存储在数据缓存子模块222，若数据需要进行脉冲压缩，还同时需要经由变换运算子模块226的FFT运算，脉冲压缩系数生成子模块227的脉冲压缩系数计算，然后存储在数据缓存子模块222。当数据缓存子模块222缓存完一帧后，第一中断子模块228中断所述数据处理模块23，所述数据处理模块23启动预处理读取子模块2301读取所述数据缓存子模块222缓存的所述数据，然后脉冲压缩子模块2302对齐进行脉冲压缩后送往旁瓣抑制子模块2303进行加权抑制，并在处理完后存储在数据存储单元24，第二中断子模块2304在所述数据存储单元24缓存一帧数据后中断所述总线接口模块25，终端设备30清中断，启动其DMA(DirectMemory Access，直接存储器存取)控制器读取数据。终端设备30也可以通过写入控制参数至信号处理器20，然后由数据预处理模块22的控制参数缓存器2223对控制参数进行缓存，然后由命令子模块2251根据控制参数启动天线命令下达器2251或定时命令下达器2252，若天线命令下达器2251启动，则天线命令下达器2251下达天线命令至天线伺服和天线角度数据接收器2212，然后经由天线角度数据接收器2212接收，天线缓存器2222缓存，然后送往第一中断子模块228。若定时命令下达器2252启动，则定时命令下达器2252下达定时命令至信号定时器229以生成同步时序。

综上可知，由于采用了FPGA作为前级预处理器，分担了DSP处理器的运算量，且运算速度也大大提高；具有更强运算能力的DSP处理器，采用高效的流水线结构，提升了系统性能，使其可应用于数据量大，运算复杂的系统；支持控制命令发送和多种类型接口的兼容扩大了本信号处理器的应用领域。

当然，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。

Claims (10)

1、一种脉冲多普勒雷达信号处理器，其特征在于，所述雷达信号处理器包括：

数据预处理模块，基于现场可编程门阵列板，用于将所接收到数据进行预处理和/或缓存以供数据处理模块读取，接收和/或转发控制参数，并根据所述控制参数生成同步时序；

数据处理模块，包括多个数字信号处理器，用于读取所述数据预处理模块预处理和/或缓存的数据，并对所述读取的数据进行脉冲压缩处理以供数据存储器单元存储；

数据存储单元，用于存储所述经过脉冲压缩处理后的数据。

2、根据权利要求1所述的雷达信号处理器，其特征在于，所述数据预处理模块包括：

数据接收子模块，用于接收数据，所述数据包括串行基带数据、天线角度数据和控制参数；

数据缓存子模块，用于缓存所述数据；

相参累积子模块，用于对所述数据缓存子模块所缓存的串行基带数据进行相参累积；

时域平均子模块，用于对所述经过相参累积后的串行基带数据进行时域平均，并将所述时域平均数据缓存至所述数据缓存子模块；

命令子模块，用于根据所述数据缓存子模块所缓存的控制参数下达命令，所述命令包括天线命令和定时命令；和/或

信号定时器，用于根据所接收的定时命令生成同步时序。

3、根据权利要求2所述的雷达信号处理器，其特征在于，所述数据预处理模块进一步包括：

变换运算子模块，用于对存储在所述数据缓存子模块的需要进行脉冲压缩处理的数据进行快速傅氏变换运算；

脉冲压缩系数生成子模块，用于根据所述经过快速傅氏变换运算后的数据计算出脉冲压缩系数，并将所述脉冲压缩系数缓存至所述数据缓存子模块；和/或

第一中断子模块，用于在所述数据缓存子模块缓存完一帧所述数据后中断所述数据处理模块以所述数据处理模块读取所述数据缓存子模块缓存的所述数据。

4、根据权利要求2所述的雷达信号处理器，其特征在于，所述数字信号处理器包括：

预处理读取子模块，用于读取所述数据预处理模块预处理和/或缓存的数据；

脉冲压缩子模块，用于对所述预处理读取子模块读取的数据进行脉冲压缩；

旁瓣抑制子模块，用于对所述经过脉冲压缩的数据进行加权抑制，并将其发送至所述数据存储单元进行存储。

5、根据权利要求4所述的雷达信号处理器，其特征在于，所述雷达信号处理器进一步包括：

总线接口模块，用于连接所述雷达信号处理器和一终端设备，该终端设备通过该总线接口模块下发所述控制参数至所述雷达信号处理器，并且通过该总线接口模块接收所述数据存储单元存储的数据；和/或，

外部接口模块，用于对外部输入或所述数据预处理模块输出的串行基带数据进行接口电平转换。

6、根据权利要求5所述的雷达信号处理器，其特征在于，所述数字信号处理器进一步包括：

第二中断子模块，用于在所述数据存储单元缓存一帧数据后中断所述总线接口模块以所述终端设备在所述总线接口模块中断后接收所述数据存储单元存储的数据。

7、根据权利要求1所述的雷达信号处理器，其特征在于，所述数据处理模块采用频域处理方式来对所述读取的数据进行脉冲压缩处理。

8、根据权利要求1所述的雷达信号处理器，其特征在于，所述数据处理模块还进一步包括有多个链路端扩展接口，以连接所述多个数字信号处理器。

9、根据权利要求1～8任意一项所述的雷达信号处理器，其特征在于，所述现场可编程门阵列板包括STRATIX II EP2S30芯片板。

10、根据权利要求9所述的雷达信号处理器，其特征在于，所述数字信号处理器包括TIGER SHARC TS101芯片板。

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