CN111337890A - 一种lfmcw雷达目标回波信号模拟方法 - Google Patents

Abstract

本发明公开了一种LFMCW雷达目标回波信号模拟方法，首先，通过Matlab产生所需的对称三角LFMCW雷达对应的基带信号、多普勒DDS频率控制字、延时控制字、上变频DDS频率控制字、杂波与噪声信号，并存入FPGA芯片的ROM中；其次，对基带信号进行多普勒调制；然后，对多普勒调制后的信号进行延时处理；在系统中加入杂波和噪声；最后，对信号进行上变频，输出模拟回波信号。本发明采用软硬结合的方法，使得控制更加灵活，系统更加集成化，能更方便地产生符合要求的回波信号。

Description

一种LFMCW雷达目标回波信号模拟方法

技术领域

本发明属于雷达检测与信号处理技术领域，具体涉及一种LFMCW雷达目标回波信号模拟方法。

背景技术

在现代雷达系统的设计、研发、调试及使用过程中，雷达系统的测试是一个十分重要的环节，但是如果都采用真实目标来为待测雷达创造检验环境，不但会耗费大量的人力、物力与财力，而且不一定都能实现。另外在真实的外场测试中，由于各种情况都可能存在干扰，将会使得测试的可重复性差且控制较为复杂。雷达回波模拟技术的实现解决了外场验证中存在的大量问题，缩短了开发时间、节约了雷达系统的开发经费，并且提高了可测试目标样本的数量，降低了风险系数，从而更有助于完善雷达系统。对于雷达回波信号模拟系统的设计，一般采用全软件实现或全硬件实现。全硬件实现的硬件复杂度高，对硬件处理数据的性能要求高，且灵活性低，难以进行多种波形的模拟；全软件实现方法实时性不强，主要运用在雷达系统的分析及论证中。本发明采用软硬件结合的方法，结合计算机软件和现场可编程门阵列(Field Programmable Gate Array，FPGA)能够方便地对模拟的回波参数进行控制，缩短硬件的数据处理时间，加快系统处理速度，提高系统的灵活性与实时性，增大系统容量，提高目标回波模拟的有效性。

发明内容

发明目的：提供了一种LFMCW雷达目标回波信号模拟方法，能模拟出包含所需目标信息的回波信号，缩短硬件的数据处理时间，提高系统的灵活性和实时性，提高系统集成化，增大系统容量。

技术方案：本发明所述的一种LFMCW雷达目标回波信号模拟方法，包括以下步骤：

(1)通过Matlab产生所需的对称三角LFMCW雷达对应的基带信号、多普勒DDS频率控制字、延时控制字、上变频DDS频率控制字、杂波与噪声信号，并存入FPGA芯片的ROM中；

(2)对基带信号进行多普勒调制；

(3)对多普勒调制后的信号进行延时处理；

(4)在系统中加入杂波和噪声；

(5)对信号进行上变频，输出模拟回波信号。

进一步地，所述步骤(2)包括以下步骤：

(21)根据式子

计算出多普勒频移，其中f_d为所求多普勒频率，v为模拟目标的速度，c为无线电波在均匀介质中传播的速度，可认为为光速，f₀为LFMCW雷达发射信号载波的频率，对目标速度的模拟就是将速度对应的多普勒频移加载到基带信号的载频上；

(22)通过式

计算多普勒DDS的频率控制字，其中f_out为DDS输出的正余弦波信号频率，M为频率控制字，f_clk为时钟频率，N为相位累加器的位数，根据f_out＝f_d即可求得频率控制字M₁，将频率控制字M₁存入FPGA中；

(23)使用相位累加器和正余弦查询表构造DDS模块，控制频率控制字M₁作为相位累加器的输入端，控制DDS输出信号的频率，相位累加器的输出作为正余弦查找表的输入，其中余弦查找表中存入的是一个完整周期的余弦信号，正弦查找表中存入的为一个完整周期正弦函数取负数的结果，余弦查询表和正弦查询表的输出分别为I路与Q路的多普勒载波信号，设为

和

各模块时钟均为系统时钟；

(24)将基带信号S_I和S_Q分别与多普勒载波信号

和

通过有符号数乘法器进行交互相乘，得到

和

(25)通过有符号数减法器与加法器，将S₁₁(t)减去S₂₂(t)得

将S₁₂(t)加上S₂₁(t)得

与

即为多普勒调制后的基带信号，他们的载频为f_d。

进一步地，所述步骤(3)包括以下步骤：

(31)通过公式

计算出所需距离对应的延时，这里R为模拟目标相对于雷达天线的距离，根据延时和系统时钟频率可计算出该延时对应的系统时钟脉冲的个数D，D即为延时控制字，将延时控制字存入FPGA中；

(32)创建一个D位计数器，延时控制字决定计数器的最大位数，计数器的输出使能端初值设为0，当计数器计数小于D时，输出使能端始终为0，当计数器计数到D时，在下一个时钟周期来临时输出使能端变为1；

(33)将多普勒已调信号

与

分别通过两个同步FIFO存储器，同步FIFO存储器有四个输入端，分别为信号输入端、写使能端、读使能端和时钟端口，其中写使能端和读使能端分别控制FIFO存储器的写入和读出，均为高电平有效，FIFO存储器的写使能端与系统的复位模块输出端相连，复位模块输出1时系统工作，即系统开始工作后FIFO模块即可同步写入，读使能端连接到D位计数器的输出端，如此，通过控制延时控制字D便可以控制FIFO存储器延迟D个时钟脉冲读出。

进一步地，所述步骤(4)实现过程如下：

采用Matlab生成满足需要的杂波和噪声序列，采用Q8方法为杂波和噪声分别定标，将定标后的杂波和噪声信号分别存入FPGA的ROM中，在系统时钟的控制下对ROM中的杂波和噪声信号进行读取，并将读取出的数据通过有符号数加法器与延时后的信号进行相加。

进一步地，所述步骤(5)包括以下步骤：

(51)采用CIC插值滤波器对信号进行P倍插值，来提高信号的采样频率，插值后信号的带宽由B变为B/P，B/P范围以外的P-1个频谱为镜像频谱；

(52)将CIC插值滤波器的输出信号通过一个截止频率为B/P的低通滤波器，滤除插值产生的镜像频谱；

(53)通过式

计算上变频DDS的频率控制字，根据f_out＝f_I,f_I为上变频载波频率，即可求得频率控制字M₂，将频率控制字M₂存入FPGA中；

(54)使用相位累加器和正余弦查询表构造DDS模块，控制频率控制字M₂作为相位累加器的输入端，控制DDS输出信号的频率，相位累加器的输出作为正余弦查找表的输入，其中余弦查找表和正弦查找表中存入的分别是一个完整周期的余弦信号和正弦信号，余弦查询表和正弦查询表的输出分别为I路与Q路的上变频载波信号，设为I_duc和Q_duc，各模块时钟均为系统时钟；

(55)通过有符号数乘法器，将经过各项调制后的I路信号与I路载波信号I_duc相乘，得到S_If，经过各项调制后的Q路信号与Q路载波信号Q_duc相乘，得到S_Qf，通过有符号数减法器用S_If减去S_Qf得S_U，S_U即为上变频的输出信号。

有益效果：与现有技术相比，本发明的有益效果：1、采用软硬件结合的方法对LFMCW雷达回波信号进行模拟，能够减少硬件的计算量，使控制更加灵活，更方便的产生所需的回波信号；2、采用FPGA对LFMCW雷达回波信号硬件处理，使得系统的体积更小，运算速度更快，系统容量更大，可运用此方法实现多种情况下的目标回波信号模拟。

附图说明

图1为本发明的流程图；

图2为基带信号存储模块原理图；

图3为DDS模块原理图；

图4为多普勒调制模块原理图；

图5为延时模块原理图；

图6为背景信号模块原理图；

图7为插值模块原理图；

图8为上变频原理图；

图9为目标一差拍信号正调制段对应频谱图；

图10为目标一差拍信号负调制段对应频谱图；

图11为目标二差拍信号正调制段对应频谱图；

图12为目标二差拍信号负调制段对应频谱图。

具体实施方式

下面结合附图对本发明作进一步详细描述。

基于FPGA芯片的线性调频连续波(LFMCW)雷达回波信号模拟系统的实现方法，主要包括软件实现和硬件实现两大部门。软件实现主要包括通过Matlab产生所需的对称三角LFMCW雷达对应的基带信号、多普勒DDS频率控制字、延时控制字、上变频DDS频率控制字、杂波与噪声信号；硬件实现主要包括基带信号存储模块、多普勒调制模块、延时模块、背景信号模块、上变频模块、复位模块及时钟模块。具体包括以下步骤：

1、通过Matlab产生所需的对称三角LFMCW雷达对应的基带信号、多普勒DDS频率控制字、延时控制字、上变频DDS频率控制字、杂波与噪声信号，并存入FPGA芯片的ROM中。

采用Matlab仿真出I路与Q路两路基带信号，由于LFMCW雷达信号的正调制段与负调制段的数字处理过程相同，可将正调制段与负调制段的基带信号合并为一个信号，并采用Q8法对合并后的基带信号定标，将定标后的I路与Q路基带信号通过mif文件分别存入到FPGA的两个ROM中，创建系统时钟与地址模块对ROM进行重复读取，设I路基带信号为S_I，Q路基带信号为S_Q。

2、对基带信号进行多普勒调制。

(1)根据式子

计算出多普勒频移，其中f_d为所求多普勒频率，v为模拟目标的速度，c为无线电波在均匀介质中传播的速度，可认为为光速，f₀为LFMCW雷达发射信号载波的频率，对目标速度的模拟就是将速度对应的多普勒频移加载到基带信号的载频上。

(2)通过式

计算多普勒DDS的频率控制字，其中f_out为DDS输出的正余弦波信号频率，M为频率控制字，f_clk为时钟频率，N为相位累加器的位数，常取N＝24，根据f_out＝f_d即可求得频率控制字M₁，将频率控制字M₁存入FPGA中。

(3)使用相位累加器和正余弦查询表构造DDS模块，控制频率控制字M₁作为相位累加器的输入端，控制DDS输出信号的频率，相位累加器的输出作为正余弦查找表的输入，其中余弦查找表中存入的是一个完整周期的余弦信号，正弦查找表中存入的为一个完整周期正弦函数取负数的结果，余弦查询表和正弦查询表的输出分别为I路与Q路的多普勒载波信号，设为

和

各模块时钟均为系统时钟。

(4)将基带信号S_I和S_Q分别与多普勒载波信号

和

通过有符号数乘法器进行交互相乘，得到

和

(5)通过有符号数减法器与加法器，将S₁₁(t)减去S₂₂(t)得

将S₁₂(t)加上S₂₁(t)得

与

即为多普勒调制后的基带信号，他们的载频为f_d。

3、对多普勒调制后的信号进行延时处理。

(1)通过公式

计算出所需距离对应的延时，这里R为模拟目标相对于雷达天线的距离，根据延时和系统时钟频率可计算出该延时对应的系统时钟脉冲的个数D，D即为延时控制字，将延时控制字存入FPGA中。

(2)创建一个D位计数器，延时控制字决定计数器的最大位数，计数器的输出使能端初值设为0，当计数器计数小于D时，输出使能端始终为0，当计数器计数到D时，在下一个时钟周期来临时输出使能端变为1。

(3)将多普勒已调信号

与

分别通过两个同步FIFO存储器，同步FIFO存储器有四个输入端，分别为信号输入端、写使能端、读使能端和时钟端口，其中写使能端和读使能端分别控制FIFO存储器的写入和读出，均为高电平有效，FIFO存储器的写使能端与系统的复位模块输出端相连，复位模块输出1时系统工作，即系统开始工作后FIFO模块即可同步写入，读使能端连接到D位计数器的输出端，如此，通过控制延时控制字D便可以控制FIFO存储器延迟D个时钟脉冲读出。

4、在系统中加入杂波和噪声。

采用Matlab生成满足需要的杂波和噪声序列，采用Q8方法为杂波和噪声分别定标，将定标后的杂波和噪声信号分别存入FPGA的ROM中，在系统时钟的控制下对ROM中的杂波和噪声信号进行读取，并将读取出的数据通过有符号数加法器与延时后的信号进行相加。

5、对信号进行上变频，输出模拟回波信号。

(1)采用CIC插值滤波器对信号进行P倍插值，来提高信号的采样频率，插值后信号的带宽由B变为B/P，B/P范围以外的P-1个频谱为镜像频谱。

(2)将CIC插值滤波器的输出信号通过一个截止频率为B/P的低通滤波器，滤除插值产生的镜像频谱。

(3)通过式

计算上变频DDS的频率控制字，根据f_out＝f_I即可求得频率控制字M₂，将频率控制字M₂存入FPGA中。

(4)使用相位累加器和正余弦查询表构造DDS模块，控制频率控制字M₂作为相位累加器的输入端，控制DDS输出信号的频率，相位累加器的输出作为正余弦查找表的输入，其中余弦查找表和正弦查找表中存入的分别是一个完整周期的余弦信号和正弦信号，余弦查询表和正弦查询表的输出分别为I路与Q路的上变频载波信号，设为I_duc和Q_duc，各模块时钟均为系统时钟。

(5)通过有符号数乘法器，将经过各项调制后的I路信号与I路载波信号I_duc相乘，得到S_If，经过各项调制后的Q路信号与Q路载波信号Q_duc相乘，得到S_Qf，通过有符号数减法器用S_If减去S_Qf得S_U，S_U即为上变频的输出信号。

本发明在基于FPGA实现的基础上，采用软件与硬件相结合的方法，由软件产生部分回波模拟所需要的信号及参数并预先存入到FPGA中，再通过FPGA对数据进行处理，实现LFMCW雷达回波信号的模拟。

假设LFMCW雷达回波信号模拟的参数如表1所示。

表1目标参数

参考表1的参数，对目标一和目标二进行LFMCW目标回波信号模拟，并验证模拟回波的正确性，目标回波模拟的总体流程图如图1所示。首先在Matlab中生成基带信号并进行定标，设基带信号为S(t)，当数据S(t)≥0时，S(t)量化后的数据S(k)为：

S(k)＝fix(S(t)·2^W-1)

当数据S(t)＜0时，S(t)量化后的数据S(k)为：

S(k)＝fix(S(t)·2^W-1+2^W)

这里W为量化位宽，本文中W＝8，fix函数为向零方向取整。

将基带信号存入FPGA内部存储器的方法为：建立一个数据位宽为8bit、数据长度(设为L)等于基带信号定标点数的mif文件，将定标后的信号存入mif文件中并保存该mif文件。调用ROM存储器的IP核，将该ROM的存储文件设置为保存的mif文件，并保存。建立一个地址循环模块address.v，该模块的作用是循环输出0～L-1，将地址读取模块的输出作为ROM核的地址端的输入。地址读取模块与ROM模块的触发时钟均为同一个时钟，该时钟的频率等于Matlab中基带信号的采样频率。当时钟触发后，ROM模块即可完成每一个时钟上升沿读取一个数据，如此循环。基带信号存储模块的原理图如图2所示。

对基带信号进行多普勒调制，其中DDS模块的原理图如图3所示。其中相位累加器可在每个时钟周期来临时将频率控制字所决定的相位增量M累加一次，当计数大于2^N时则自动溢出，只保留后面的N位数字至累加器中。正弦查询表ROM中存放了一个保存一个完整正/余弦周期的mif文件，相位累加器的输出作为ROM的地址端，通过控制频率控制字的大小即可调节读取ROM中一个完整周期的正/余弦波的时间，即控制了输出信号的频率。

多普勒调制模块的原理图如图4所示。以目标远离雷达的方向为正方向，则

其中f₀为载频，则由DDS模块产生多普勒载波信号

和

可以表示为

和

其中

可以看出，DDS余弦查找表中存入的是一个完整周期的余弦信号，而DDS正弦查找表中存入的为一个完整周期正弦函数取负数的结果。DDS模块产生的多普勒信号需要将其与I路、Q路的基带信号一一对应相乘。由于基带信号的数值有正负之分，所以该乘法模块对应的为有符号乘法器，可以通过调用乘法器的IP核，并将输入输出信号均设置为signed形式，即可完成有符号数信号的相乘。

再对信号进行延时处理，延时模块的原理图如图5所示。写使能端控制信号的存储，当该端口为高电平时，FIFO存储器开始按照数据的先后顺序存储数据；读使能端控制信号的输出，当该端口为高电平时FIFO存储器由先入先出的方式开始读取数据。通过控制FIFO存储器的读使能端与写使能端即可控制信号在FIFO存储器中的缓存时间。定时计数器的最大计数值可以称为延时控制字。设置延时控制字时还需要考虑系统各个硬件模块工作产生的延时大小。最终的延时控制字Word_R应为延时τ所对应的时钟周期数减去硬件模块工作产生的延时周期数。

背景信号模块主要包括距离电压系数调制、杂波和噪声调制。背景信号模块参考基带信号存储模块，以杂波为例，背景信号模块的原理图如图6所示。

数字上变频模块的主要是由三部分组成：插值、滤波、正交上变频。在FPGA硬件实现中，CIC插值滤波器可以通过调用IP核生成。配置主要有：

Filter Type：设置CIC滤波器的模式为抽取Dcimator或插值Interpolator；

Number ofStages：设置级联的CIC滤波器的级数，根据插值因子和系统资源来决定。本文插值因子为5，选择CIC滤波器的级数为4；

Differential delay：设置差分延时，该值与输出数据位宽又关，本文输出数据位宽采取阶段方式，查表可知差分延时设置为1；

Rate change factor：设置抽取/插值因子，本文中设置插值因子为5。

经过插值后的信号还需进行低通滤波，可以通过调用IP核生成滤波器。调用滤波器IP核需要设置的主要参数有：滤波器的类型、输入信号位宽、输出信号位宽、滤波器、阶数、窗类型、采样速率及截止频率。采用的滤波器类型为低通滤波器，输入信号位宽为16bit，输出信号位宽截取信号的高16位，也为16bit，窗类型为Blackman窗，阶数设置为127阶，采样速率为360MHz，截止频率为10MHz。插值滤波及上变频的原理图如图7和图8所示。

为验证模拟出的回波信号是否包含正确的距离及速度信息，采用Signal Tap抓取FPGA输出的信号，并联合Matlab读取。I路延时后的信号与模拟出的回波信号相比形式相同，只缺少距离电压系数、杂波与上变频载频部分，但都包含了目标的距离与速度信息，所以可以利用I路延时后的信号与I路基带信号来求出该LFMCW雷达的差拍信号，由此计算出目标的距离与速度信息。

当目标参数为距离R＝150m，速度v＝90m/s时，由Signal Tap抓取出I路延时后的信号S_{I_delay}，将S_{I_delay}作为回波信号，I路基带信号S_I作为发射信号。将回波信号不变，发射信号取共轭，相乘即可求得差拍信号，即S_{_chapai}＝S_I·S_{I_delay} ^*，其中(·)^*表示取共轭。

通过对差拍信号进行频谱分析可以得出正调制段对应的差拍信号频谱峰值f_b ⁺，负调制段对应的差拍信号频谱峰值f_b ^-。

通过f_b ⁺和f_b ^-即可以求出该回波信号对应的目标的距离信息与速度信息，即

求得的目标一对应的差拍信号频谱如图9和图10所示。

由图9和图10可以看出目标一正调制段对应的差拍信号频率为f_b ⁺＝0.5156MHz，负调制段对应的差拍信号频率为f_b ^-＝0.4688MHz。经过Rife算法修正后，正调制段对应的差拍信号频率为f_b ⁺＝0.52172MHz，负调制段对应的差拍信号频率为f_b ^-＝0.47853MHz，带入f_b ⁺和f_b ^-的计算公式中求得距离R＝150.0371m，速度V＝92.5342m。

同理当目标参数为距离R＝600m，速度V＝200m/s时，采用同样的方法求出差拍信号，并通过正调制段与负调制段对应的差拍信号频率值求出估计的目标参数，结果如图11和图12所示。由图11和图12可以看出目标二正调制段对应的差拍信号频率为f_b ⁺＝2.063MHz，负调制段对应的差拍信号频率为f_b-＝1.969MHz。经过Rife算法修正后，正调制段对应的差拍信号频率为f_b ⁺＝2.0455MHz，负调制段对应的差拍信号频率为f_b-＝1.9523MHz，带入f_b ⁺和f_b-的计算公式中求得距离R＝599.671m，速度V＝199.6344m/s。

由目标一和目标二的验证结果可知，估算出的目标参数与目标的真实参数十分接近，FPGA芯片模拟出的LFMCW雷达目标回波信号满足设计要求。

综上可知，该LFMCW雷达回波模拟系统模拟可对目标的回波信号进行准确模拟，模拟出的回波信号包含正确的距离、速度信息，满足设计要求。

通过以上多组验证可以得出，可对目标的回波信号进行准确模拟，并且可以灵活地控制或改变基带信号、频率控制字、延时控制字等，提高了系统的灵活性和实时性，系统的硬件处理部分仅通过FPGA即可完成，提高了硬件的处理速度，减小了系统的体积，集成度更高。

Claims (5)

1.一种LFMCW雷达目标回波信号模拟方法，其特征在于，包括以下步骤：

(1)通过Matlab产生所需的对称三角LFMCW雷达对应的基带信号、多普勒DDS频率控制字、延时控制字、上变频DDS频率控制字、杂波与噪声信号，并存入FPGA芯片的ROM中；

(2)对基带信号进行多普勒调制；

(3)对多普勒调制后的信号进行延时处理；

(4)在系统中加入杂波和噪声；

(5)对信号进行上变频，输出模拟回波信号。

2.根据权利要求1所述的一种LFMCW雷达目标回波信号模拟方法，其特征在于，所述步骤(2)包括以下步骤：

(21)根据式子

计算出多普勒频移，其中f_d为所求多普勒频率，v为模拟目标的速度，c为无线电波在均匀介质中传播的速度，可认为为光速，f₀为LFMCW雷达发射信号载波的频率，对目标速度的模拟就是将速度对应的多普勒频移加载到基带信号的载频上；

(22)通过式

计算多普勒DDS的频率控制字，其中f_out为DDS输出的正余弦波信号频率，M为频率控制字，f_clk为时钟频率，N为相位累加器的位数，根据f_out＝f_d即可求得频率控制字M₁，将频率控制字M₁存入FPGA中；

(23)使用相位累加器和正余弦查询表构造DDS模块，控制频率控制字M₁作为相位累加器的输入端，控制DDS输出信号的频率，相位累加器的输出作为正余弦查找表的输入，其中余弦查找表中存入的是一个完整周期的余弦信号，正弦查找表中存入的为一个完整周期正弦函数取负数的结果，余弦查询表和正弦查询表的输出分别为I路与Q路的多普勒载波信号，设为

和

各模块时钟均为系统时钟；

(24)将基带信号S_I和S_Q分别与多普勒载波信号

和

通过有符号数乘法器进行交互相乘，得到

和

(25)通过有符号数减法器与加法器，将S₁₁(t)减去S₂₂(t)得

将S₁₂(t)加上S₂₁(t)得

与

即为多普勒调制后的基带信号，他们的载频为f_d。

3.根据权利要求1所述的一种LFMCW雷达目标回波信号模拟方法，其特征在于，所述步骤(3)包括以下步骤：

(31)通过公式

计算出所需距离对应的延时，这里R为模拟目标相对于雷达天线的距离，根据延时和系统时钟频率可计算出该延时对应的系统时钟脉冲的个数D，D即为延时控制字，将延时控制字存入FPGA中；

(32)创建一个D位计数器，延时控制字决定计数器的最大位数，计数器的输出使能端初值设为0，当计数器计数小于D时，输出使能端始终为0，当计数器计数到D时，在下一个时钟周期来临时输出使能端变为1；

(33)将多普勒已调信号

与

分别通过两个同步FIFO存储器，同步FIFO存储器有四个输入端，分别为信号输入端、写使能端、读使能端和时钟端口，其中写使能端和读使能端分别控制FIFO存储器的写入和读出，均为高电平有效，FIFO存储器的写使能端与系统的复位模块输出端相连，复位模块输出1时系统工作，即系统开始工作后FIFO模块即可同步写入，读使能端连接到D位计数器的输出端，如此，通过控制延时控制字D便可以控制FIFO存储器延迟D个时钟脉冲读出。

4.根据权利要求1所述的一种LFMCW雷达目标回波信号模拟方法，其特征在于，所述步骤(4)实现过程如下：

采用Matlab生成满足需要的杂波和噪声序列，采用Q8方法为杂波和噪声分别定标，将定标后的杂波和噪声信号分别存入FPGA的ROM中，在系统时钟的控制下对ROM中的杂波和噪声信号进行读取，并将读取出的数据通过有符号数加法器与延时后的信号进行相加。

5.根据权利要求1所述的一种LFMCW雷达目标回波信号模拟方法，其特征在于，所述步骤(5)包括以下步骤：

(51)采用CIC插值滤波器对信号进行P倍插值，来提高信号的采样频率，插值后信号的带宽由B变为B/P，B/P范围以外的P-1个频谱为镜像频谱；

(52)将CIC插值滤波器的输出信号通过一个截止频率为B/P的低通滤波器，滤除插值产生的镜像频谱；

(53)通过式

计算上变频DDS的频率控制字，根据f_out＝f_I,f_I为上变频载波频率，即可求得频率控制字M₂，将频率控制字M₂存入FPGA中；

(54)使用相位累加器和正余弦查询表构造DDS模块，控制频率控制字M₂作为相位累加器的输入端，控制DDS输出信号的频率，相位累加器的输出作为正余弦查找表的输入，其中余弦查找表和正弦查找表中存入的分别是一个完整周期的余弦信号和正弦信号，余弦查询表和正弦查询表的输出分别为I路与Q路的上变频载波信号，设为I_duc和Q_duc，各模块时钟均为系统时钟；

(55)通过有符号数乘法器，将经过各项调制后的I路信号与I路载波信号I_duc相乘，得到S_If，经过各项调制后的Q路信号与Q路载波信号Q_duc相乘，得到S_Qf，通过有符号数减法器用S_If减去S_Qf得S_U，S_U即为上变频的输出信号。

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