CN116884455A - 用于多目标模拟的双口ram读出方法及电路 - Google Patents
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Abstract
本发明公开了一种用于多目标模拟的双口RAM读出方法及电路，属于智能硬件技术领域，该方法包括：根据待模拟目标的距离最小调节精度，确定写入时钟频率；根据写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟；接收FPGA发出的每个目标模拟的使能信号，并根据每个目标使能信号的时间顺序分别读取RAM中存储的待模拟目标的信息数据，按照读出随路时钟生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，多目标模拟数据中的通道与模拟目标一一对应。该方法可以大大节约FPGA资源，减小多目标下状态下常规RAM芯片数目。
Description
技术领域
本发明涉及智能硬件技术领域，尤其涉及一种用于多目标模拟的双口RAM读出方法及电路。
背景技术
在电子对抗领域，雷达信号干扰发挥着越来越重要的作用，其可以对敌方雷达进行干扰进而掩护我方行动。在当前雷达干扰模式中，基于数字射频存储器(Digital RadioFrequency Memory，DRFM)模式的密集假目标干扰可以促使敌方雷达失去对我方目标的捕捉能力。当前实现假目标方法主要通过双口随机存取存储器(Random Access Memory，RAM)实现，系统一边通过现场可编程门阵列(Field-Programmable Gate Array,FPGA)向RAM中写入目标信息，另一方面根据模拟的假目标的距离和数量对RAM进行读出，读出后的数据经调制输出，进而起到干扰作用。
实现该功能的一种方法是利用FPGA内部存储资源实现，然而当模拟目标较多、或者面对大脉宽雷达信号时，FPGA内部存储资源往往无法达到要求。还有一种是通过外挂四倍数据速率静态随机存取存储器(Quad Data Rate Static Random Access Memory，QDRSRAM)方式，进行存储及读写控制实现，但是，当需要同时模拟多目标时，需要多个相应存储颗粒，这会导致系统体积增大，同时消耗大量FPGA管脚，也对FPGA性能提出了更高要求。
因此在进行多目标模拟时，急需一种新型RAM或者方法在能提高模拟目标的数目的同时，对FPGA的性能需求也不能产生太大影响。
发明内容
本发明主要目的：在模拟多个目标输出同时，避免消耗过多的FPGA内部存储资源，保证FPGA处理资源的利用效率，同时避免使用多个相应存储颗粒，导致系统体积增大，且消耗大量FPGA管脚的问题。
本发明提供一种用于多目标模拟的双口RAM读出方法，包括：根据待模拟目标的距离最小调节精度，确定双口RAM系统写入时钟频率；根据所述写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟；接收FPGA发出的每个目标模拟的使能信号，根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据，并生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，所述多目标模拟数据中的每个通道与每个模拟目标对应。
基于本发明的用于多目标模拟的双口RAM读出方法，所述输出对应频率的读出随路时钟，包括：根据读出随路时钟的频率和锁相环中压控震荡器的频率输出范围，确定分频器的分频比，以使所述压控震荡器根据所述分频比经所述分频器分频后，产生满足已确定频率的读出随路时钟。
基于本发明的用于多目标模拟的双口RAM读出方法，还包括：将所述读出随路时钟信号发送至FPGA，以用于FPGA根据所述读出随路时钟信号和所述多目标模拟数据，并基于每个目标模拟的使能信号，解析出每个通道的目标模拟数据。
基于本发明的用于多目标模拟的双口RAM读出方法，所述根据每个目标的使能信号分别读取RAM中存储的待模拟目标的信息数据之前，还包括：根据待模拟目标信息数据的起止信息，通过FPGA的控制信号，将待模拟目标的信息数据写入到RAM对应地址中。
基于本发明的用于多目标模拟的双口RAM读出方法，还包括：在数据读出地址超过写入地址，或者写入的目标数据量超过存储器的总容量，或者收到新目标模拟指令的情况下，终止读取RAM中存储的待模拟目标的信息数据。
本发明还提供一种用于多目标模拟的双口RAM读出方法，包括：根据每个目标的距离所对应的延迟时刻，向双口RAM发出每个目标模拟的使能信号；接收双口RAM读取后发送的具有多通道的多目标模拟数据；其中，所述多目标模拟数据，为双口RAM根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据后生成；所述读出随路时钟的频率，根据系统写入时钟频率和多目标个数确定；所述系统写入时钟频率，根据待模拟目标的距离最小调节精度确定；所述多目标模拟数据中每个通道与每个模拟目标对应。
基于本发明的用于多目标模拟的双口RAM读出方法，所述接收双口RAM读取后发送的具有多通道的多目标模拟数据之后，还包括：根据所述读出随路时钟信号和所述多目标模拟数据，并基于每个目标模拟的使能信号，解析出每个通道的目标模拟数据。
本发明还提供一种用于多目标模拟的双口RAM读出电路，包括：数据写入模块、存储阵列、锁相环、分频器、目标个数控制模块和数据读出模块；所述数据写入模块，用于将待模拟目标的信息数据写入存储阵列；所述存储阵列，用于对写入的信息数据进行存储保持；所述目标个数控制模块，用于向所述分频器提供待模拟的目标个数；所述锁相环，用于根据输入的系统写入时钟产生高频时钟，所述高频时钟经所述分频器分频后得到读出随路时钟，其中，所述读出随路时钟频率根据双口RAM系统写入时钟频率和目标个数控制模块提供的目标个数确定；所述数据读出模块，用于接收FPGA发出的每个目标模拟的使能信号，根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据，并生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，所述多目标模拟数据中的每个通道与每个模拟目标对应。
基于本发明的用于多目标模拟的双口RAM读出电路，还包括保护控制模块，用于：在数据读出地址超过写入地址，或者写入的目标数据量超过存储器的总容量，或者收到新目标模拟指令的情况下，终止读取RAM中存储的待模拟目标的信息数据。
基于本发明的用于多目标模拟的双口RAM读出电路，所述分频器为第二分频器，所述锁相环包括鉴相器、低通滤波器、压控振荡器及第一分频器；读取时钟、所述鉴相器、所述低通滤波器、所述压控振荡器依次连接；所述压控振荡器根据所述读取时钟得到的高频信号，分别通过第一分频器与鉴相器连接，以及通过所述第二分频器分频得到所述读出随路时钟后，连接至所述数据读出模块。
本发明产生的有益效果是：根据写入时钟频率和目标个数确定读出时钟频率，配合外部的FPGA相应控制逻辑的使能信号，实现单通道模拟信号输入而多个目标的同时模拟输出，并且可以通过设定该目标是否使能，进而控制每个目标的输出延时，进而实现虚假目标体或者虚假场景的模拟。相比较与当前的同时产生多目标方式，本发明的方法可以大大节约FPGA资源，减小多目标下状态下常规RAM芯片数目，有利于同时进行多目标模拟系统的小型化和集成化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的用于多目标模拟的双口RAM读出方法的流程示意图；
图2是本发明实施例的RAM读出时数据排序与解析示意图
图3是本发明实施例的用于多目标模拟的双口RAM读出电路的结构示意图；
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
下面结合图1至图3对本发明的用于多目标模拟的双口RAM读出方法及电路进行说明，图1是本发明实施例的用于多目标模拟的双口RAM读出方法的流程示意图，如图1所示，本发明提供一种用于多目标模拟的双口RAM读出方法，包括：
S1、根据待模拟目标的距离最小调节精度，确定双口RAM系统写入时钟频率。
例如，模拟目标距离的最小调节精度为1.5m，考虑电磁波的传播速度可得对应的时间延时为10ns，那么系统写入时钟频率为100MHz。在DRFM系统中，读出时钟一般与数据写入时钟保持一致，也就是写入时钟也为100MHz，但本发明并不将100MHz的写入时钟作为数据读取的驱动时钟。
S2、根据所述写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟。
例如，系统需要模拟8个目标同时输出，并且目标的距离调节精度为1.5m，其中需要模拟8个目标的距离相对于起始目标分别为30m，90m，120m，150m，300m，600m，900m，6000m。上述得出双口RAM系统的时钟频率为100MHz，那么读出随路时钟频率为系统时钟频率乘以目标个数，对应的数据读出随路时钟频率为800MHz，存储脉宽为100ms，目标精度为16bit，因此RAM的数据总线宽度设定为16位，对应的存储阵列容量位为160Mb。
S3、接收FPGA发出的每个目标模拟的使能信号，根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据，并生成具有多通道的多目标模拟数据发送至FPGA。
其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，所述多目标模拟数据中的每个通道与每个模拟目标对应。
此步骤中，FPGA根据实际每个目标的延时距离按照读出时钟产生每个通道的起始读出信号及相应的读出地址，以便于读出所需的待模拟目标的信息数据。读出过程中，根据模拟的每个目标的相对距离控制产生相应的目标使能信号，未使能的目标输出全0。
以上述读出随路时钟为例，FPGA可以根据800MHz时钟结合FPGA内部OSERDES模块产生读使能信号、地址信号及模拟目标的使能信号。
其中，目标模拟的使能信号根据距离进行控制，转换时间关系后，分别在信号开始存储后的第200ns，600ns，800ns，1000ns，2000ns，4000ns，6000ns，40000ns后拉高，开始指示当前目标开始使能输出。例如，在第400ns时刻，只有一个目标输出，因此除了目标1的读出地址为2，其它目标地址为0；当到第50000ns时候，8个目标同时输出，此时第一个目标的读出地址为4800，第8个目标读出地址为1000。双口RAM，在收到FPGA发出的使能信号后，根据信号的时间顺序，按照读出随路时钟800Mhz读出数据，从而实现了多各目标模拟的数据读出，将该数据用于目标模拟，可得到多个虚假目标。
本发明的用于多目标模拟的双口RAM读出方法，根据写入时钟频率和目标个数确定读出时钟频率，配合外部的FPGA相应控制逻辑的使能信号，实现单通道模拟信号输入而多个目标的同时模拟输出，并且可以通过设定该目标是否使能，进而控制每个目标的输出延时，进而实现虚假目标体或者虚假场景的模拟。相比较与当前的同时产生多目标方式，本发明的方法可以大大节约FPGA资源，减小多目标下状态下常规RAM芯片数目，有利于同时进行多目标模拟系统的小型化和集成化。
在一个实施例中，所述输出对应频率的读出随路时钟，包括：根据读出随路时钟的频率和锁相环中压控震荡器的频率输出范围，确定分频器的分频比，以使所述压控震荡器根据所述分频比经所述分频器分频后，产生满足已确定频率的读出随路时钟。
本发明通过锁相环和分频器实现上述频率值的读出随路时钟，具体而言，可以将读出时钟(与写入时钟相同)作为锁相环的参考时钟(称为读出参考时钟)，通过片内锁相环产生高频时钟，然后通过外部输入的目标个数控制高频时钟的分频比，最终产生的读出随路时钟作为存储器读出电路的驱动时钟。
具体而言，系统根据读出参考时钟以及压控振荡器的输出频率范围，配置锁相环参数，生成高频时钟。例如，所选用的VCO(压控震荡器)频范围为2～3GHz，因此通过100MHz参考时钟配置VCO输出频率为2.4GHz，结合同时模拟的目标数目为8，控制分频器进行3分频，最终产生800MHz时钟的读出随路时钟。
在一个实施例中，该方法还包括：将所述读出随路时钟信号发送至FPGA，以用于FPGA根据所述读出随路时钟信号和所述多目标模拟数据，并基于每个目标模拟的使能信号，解析出每个通道的目标模拟数据。
通过FPGA获取RAM数据经ISERDES模块解析如图2所示，FPGA接收随路时钟信号，根据该时钟对已使能的目标顺序读出RAM中的目标信息，暂未使能的目标地址信息始终控制为0。双口RAM按照800MHz时钟输出数据，FPGA按照800MHz随路时钟，结合100MHz时钟进行解析，每个100M时钟上升沿产生相应通道的模拟信号输出。
在一个实施例中，所述根据每个目标的使能信号分别读取RAM中存储的待模拟目标的信息数据之前，还包括：根据待模拟目标信息数据的起止信息，通过FPGA的控制信号，将待模拟目标的信息数据写入到RAM对应地址中。
此为待模拟目标数据的写入过程，本发明是为了实现单目标信号输入，多目标模拟信号输出。因此，根据目标信息的起止信息，通过该FPGA将目标信息顺序写入到RAM的对应地址中，便于后续根据FPGA根据不同目标模拟的使能信号，进行分别读取。
在一个实施例在，该方法还包括：在数据读出地址超过写入地址，或者写入的目标数据量超过存储器的总容量，或者收到新目标模拟指令的情况下，终止读取RAM中存储的待模拟目标的信息数据。
具体而言，由于目标存储过程先结束，当某个模拟目标的读出地址与写入地址相等时，应对该目标停止模拟，直至系统中所有目标停止模拟。
可设置保护控制模块进行控制，在系统中通过保护控制模块保证读出地址不超过写入地址，写入的目标数据量也不超过存储器的总容量，以及新目标脉冲到来时终止上一目标的模拟，保证目标模拟状态不至出错。
本发明还提供一种用于多目标模拟的双口RAM读出方法，包括：根据每个目标的距离所对应的延迟时刻，向双口RAM发出每个目标模拟的使能信号；接收双口RAM按照随路时钟生成的具有多通道的多目标模拟数据；其中，所述多目标模拟数据，为双口RAM根据每个目标的使能信号分别读取RAM中存储的待模拟目标的信息数据后生成，所述系统时钟频率，根据待模拟目标的距离最小调节精度和多目标个数确定。
本发明实施例为以FPGA作为执行主体实现的实施例，具体步骤和相应内容可参见上述以双口RAM为执行主体的实施例，此处不在赘述。
基于上述实施例，所述接收双口RAM按照随路时钟生成的具有多通道的多目标模拟数据之后，还包括：所述读出随路时钟信号和所述多目标模拟数据，并基于每个目标模拟的使能信号，解析出每个通道的目标模拟数据。
图3是本发明实施例的用于多目标模拟的双口RAM读出电路的结构示意图，如图3所示，本发明还提供一种用于多目标模拟的双口RAM读出电路，包括：数据写入模块10、存储阵列20、锁相环30、分频器40、目标个数控制模块50、数据读出模块60；所述数据写入模块10用于将待模拟目标的信息数据写入存储阵列；所述存储阵列20用于对写入的信息数据进行存储保持；所述目标个数控制模块50用于向所述分频器提供待模拟的目标个数；所述锁相环40用于根据输入的系统写入时钟产生高频时钟，所述高频时钟经所述分频器40分频后得到读出随路时钟，其中，所述读出随路时钟频率根据双口RAM系统写入时钟频率和目标个数控制模块50提供的目标个数确定；所述数据读出模块60用于接收FPGA发出的每个目标模拟的使能信号，根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据，并生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，所述多目标模拟数据中的每个通道与每个模拟目标对应。
具体而言，数据写入模块10和存储阵列20可基于目前常用的双口RAM中的数据写入模块和存储阵列实现，而数据读出模块60的其他部分也可基于目前双口RAM的数据读出模块实现。不同的是，本发明中数据读出模块60的读出时钟与数据写入模块10的写入时钟并不相同，而是由分频器40产生的读出随路时钟。
关于锁相环30、分频器40、目标个数控制模块50可参见上述方法实施例以及结合图3参照，此处不赘述。需要说明的是，关于图3中本发明实施例未提及的部分，其为可选内容。
在一个实施例中，还包括保护控制模块70，用于：在数据读出地址超过写入地址，或者写入的目标数据量超过存储器的总容量，或者收到新目标模拟指令的情况下，终止读取RAM中存储的待模拟目标的信息数据。同样的，可参见上述方法实施例的内容。
在一个实施例中，所述分频器为第二分频器40，所述锁相环包括鉴相器301、低通滤波器302、压控振荡器303及第一分器304；读取时钟、所述鉴相器301、所述低通滤波器302、所述压控振荡器303依次连接；所述压控振荡器根据所述读取时钟得到的高频信号，分别通过第一分频器与鉴相器连接，以及通过所述第二分频器分频得到所述读出随路时钟后，连接至所述数据读出模块。
连接关系可参见图3，功能实现过程可结合上述方法实施例参照。
在本发明的上述实施例中，通过锁相环30、存储阵列20、目标个数控制模块50及读/写控制模块进行配合，实现单目标信号输入，多目标模拟信号输出。采用低频信号进行数据写入控制，通过对读出参考时钟信号进行倍频，并结合需要模拟的目标个数产生RAM读出时钟进行RAM读出控制。读出过程中通过各个目标的延时参数确定目标的读出地址，进而读出数据。对接收到的目标数据，通过读出参考时钟进行解析，分成多个独立目标。该电路一方面减少了外挂QDR实现多目标模拟的芯片数量、降低系统设计复杂度；另一方面相较于FPGA实现多目标模拟大大减少了对FPGA资源依赖，同时对大脉宽目标的适应也使系统的兼容性得到了更大提升。
需要指出，根据实施的需要，可将本申请中描述的各个步骤/部件拆分为更多步骤/部件，也可将两个或多个步骤/部件或者步骤/部件的部分操作组合成新的步骤/部件，以实现本发明的目的。
上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (10)
1.一种用于多目标模拟的双口RAM读出方法，其特征在于，包括：
根据待模拟目标的距离最小调节精度，确定双口RAM系统写入时钟频率；
根据所述写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟；
接收FPGA发出的每个目标模拟的使能信号，根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据，并生成具有多通道的多目标模拟数据发送至FPGA；
其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，所述多目标模拟数据中的每个通道与每个模拟目标对应。
2.根据权利要求1所述的用于多目标模拟的双口RAM读出方法，其特征在于，所述输出对应频率的读出随路时钟，包括：
根据读出随路时钟的频率和锁相环中压控震荡器的频率输出范围，确定分频器的分频比，以使所述压控震荡器根据所述分频比经所述分频器分频后，产生满足已确定频率的读出随路时钟。
3.根据权利要求1所述的用于多目标模拟的双口RAM读出方法，其特征在于，还包括：
将所述读出随路时钟信号发送至FPGA，以用于FPGA根据所述读出随路时钟信号和所述多目标模拟数据，并基于每个目标模拟的使能信号，解析出每个通道的目标模拟数据。
4.根据权利要求1所述的用于多目标模拟的双口RAM读出方法，其特征在于，所述根据每个目标的使能信号分别读取RAM中存储的待模拟目标的信息数据之前，还包括：
根据待模拟目标信息数据的起止信息，通过FPGA的控制信号，将待模拟目标的信息数据写入到RAM对应地址中。
5.根据权利要求1或4所述的用于多目标模拟的双口RAM读出方法，其特征在于，还包括：
在数据读出地址超过写入地址，或者写入的目标数据量超过存储器的总容量，或者收到新目标模拟指令的情况下，终止读取RAM中存储的待模拟目标的信息数据。
6.一种用于多目标模拟的双口RAM读出方法，其特征在于，包括：
根据每个目标的距离所对应的延迟时刻，向双口RAM发出每个目标模拟的使能信号；
接收双口RAM读取后发送的具有多通道的多目标模拟数据；
其中，所述多目标模拟数据，为双口RAM根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据后生成；所述读出随路时钟的频率，根据系统写入时钟频率和多目标个数确定；所述系统写入时钟频率，根据待模拟目标的距离最小调节精度确定；所述多目标模拟数据中每个通道与每个模拟目标对应。
7.根据权利要求6所述的用于多目标模拟的双口RAM读出方法，其特征在于，所述接收双口RAM读取后发送的具有多通道的多目标模拟数据之后，还包括：
根据所述读出随路时钟信号和所述多目标模拟数据，并基于每个目标模拟的使能信号，解析出每个通道的目标模拟数据。
8.一种用于多目标模拟的双口RAM读出电路，其特征在于，包括：
数据写入模块、存储阵列、锁相环、分频器、目标个数控制模块和数据读出模块；
所述数据写入模块，用于将待模拟目标的信息数据写入存储阵列；
所述存储阵列，用于对写入的信息数据进行存储保持；
所述目标个数控制模块，用于向所述分频器提供待模拟的目标个数；
所述锁相环，用于根据输入的系统写入时钟产生高频时钟，所述高频时钟经所述分频器分频后得到读出随路时钟，其中，所述读出随路时钟频率根据双口RAM系统写入时钟频率和目标个数控制模块提供的目标个数确定；
所述数据读出模块，用于接收FPGA发出的每个目标模拟的使能信号，根据每个目标使能信号的时间顺序，按照所述读出随路时钟，分别读取RAM中存储的待模拟目标的信息数据，并生成具有多通道的多目标模拟数据发送至FPGA；
其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，所述多目标模拟数据中的每个通道与每个模拟目标对应。
9.根据权利要求8所述的用于多目标模拟的双口RAM读出电路，其特征在于，还包括保护控制模块，用于：
在数据读出地址超过写入地址，或者写入的目标数据量超过存储器的总容量，或者收到新目标模拟指令的情况下，终止读取RAM中存储的待模拟目标的信息数据。
10.根据权利要求8所述的用于多目标模拟的双口RAM读出电路，其特征在于，所述分频器为第二分频器，所述锁相环包括鉴相器、低通滤波器、压控振荡器及第一分频器；
读取时钟、所述鉴相器、所述低通滤波器、所述压控振荡器依次连接；
所述压控振荡器根据所述读取时钟得到的高频信号，分别通过第一分频器与鉴相器连接，以及通过所述第二分频器分频得到所述读出随路时钟后，连接至所述数据读出模块。
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2023
- 2023-07-12 CN CN202310856473.0A patent/CN116884455B/zh active Active
Patent Citations (6)
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