CN102353940A - 基于fpga的脉冲压缩优化方法 - Google Patents

Abstract

本发明公开了一种基于FPGA的脉冲压缩优化方法，主要解决了现有方法资源占用过多，不能对连续输入的脉冲信号进行处理的问题。其实现过程为：首先将正弦表和余弦表存入FPGA中；然后对脉冲回波数据进行FFT处理，同时生成一列递增序列；其次对递增序列进行“位反序”操作，生成“位反序”序列；再将“位反序”序列与产生脉冲回波数据的参数相乘得到匹配参数序列，并用查表法求得匹配参数序列的正弦值和余弦值，构成参考函数；最后将参考函数与FFT处理结果相乘，并对相乘结果进行IFFT处理，IFFT处理结果即为脉冲压缩的结果。本发明大大节省存储资源，并提高了对连续输入脉冲信号的处理速度，可用于在航空航天进行距离向脉冲压缩和方位向脉冲压缩。

Description

基于FPGA的脉冲压缩优化方法

技术领域

本发明属于数字信号处理技术领域，特别涉及一种脉冲压缩方法，可应用于雷达实时信号处理系统设计。

背景技术

自20世纪50年代末以来，随着飞行技术的快速发展，飞机、导弹、人造卫星等飞行设备均采用雷达作为控制和探测的方法之一，同时在雷达的作用距离、距离分辨率、测量精度等性能方面提出了越来越严格的要求。根据雷达信号处理理论，在普通脉冲雷达中，作用距离和距离分辨率之间存在着不可调和的矛盾。而脉冲雷达压缩体制很好的解决了这一矛盾，因此现在脉冲压缩技术在雷达、声纳等系统中得到了广泛的应用。

以前，国内的数字脉压系统大部分都是采用DSP作为核心处理芯片，并且为了达到提高处理速度的要求，大多数情况下同时使用多块DSP进行运算，不过这种做法的缺点就是系统结构复杂，功耗大，效率低，很难满足现代雷达的要求。因此，随着现代电子技术的快速发展，用硬件数字电路来实现脉冲压缩成为一种必然趋势，它能够解决使用DSP系统时所呈现出来的问题，而微电子技术的蓬勃发展也为用硬件实现各种信号处理算法提供了有力支持。

现场可编程门阵列FPGA是一种可由用户编程来实现所需逻辑功能的数字集成电路器件，它实现算法的性能指标在一定程度上取决于用户的算法设计和实现方案。早先，FPGA的出现只是为了取代传统的数字逻辑电路，但随着它易于实现并行运算等优良性能越来越明显，使用FPGA来实现各种信号处理算法已经逐渐成为一种发展趋势。

现在，国内已经出现了以FPGA作为核心处理芯片的脉冲压缩方法，如《计算机工程》2008年2月第4期中的《基于FPGA的高速数字脉冲压缩》一文，该文提出的脉冲压缩方法有两个要点，第一是通过设计通用的蝶形处理单元来完成FFT和IFFT处理，第二是预先将参考函数存储在FPGA内部的存储单元中。这种方法具有实时性强、处理结构简单、功耗低的技术特点。但是，此方法中依然存在着处理速度慢、占用资源多、不能对连续输入的脉冲信号进行处理的缺点，这些缺点都极大的限制了现有方法的广泛运用。

发明内容

本发明的目的在于克服上述已有技术的不足，提供一种基于FPGA的脉冲压缩优化方法，以减少占用资源，提高对连续输入的脉冲信号的处理速度。

实现上述目的的技术关键是构造“位反序”序列，实时生成参考函数，使用此参考函数对脉冲回波数据进行匹配滤波来完成脉冲压缩过程，其具体步骤包括如下：

(1)在FPGA中存入正弦表和余弦表，以备后续的查表使用；

(2)对脉冲回波数据进行FFT处理，将处理结果缓存在FPGA的FIFO缓存器中，同时生成一列递增序列a＝(0，1，2，3，……，N-1)，其中N为脉冲回波数据的点数；

(3)对生成的递增序列a进行位反序操作，即首先将递增序列a中的所有元素都用二进制表示，然后按如下方法生成过渡序列f：让递增序列a中所有元素的最高位作为过渡序列f中相应元素的第一位，次高位作为第二位，依此类推，从而得到过渡序列f，再从过渡序列f的所有元素中减去N/2，得到“位反序”序列b＝(-N/2，0，-N/4，……，N/2-1)；

(4)将“位反序”序列b与产生脉冲回波数据的参数相乘得到匹配参数序列c，再用查表法求得匹配参数序列c的正弦值和余弦值，构成脉冲压缩需要的参考函数，其中正弦值为参考函数的虚部，余弦值为参考函数的实部，并将该参考函数缓存在FPGA的FIFO缓存器中；

(5)从FIFO缓存器中将参考函数与对脉冲回波数据进行FFT处理的结果同时读取出来，将两者的对应元素相乘，再将相乘后的数据进行IFFT处理，该IFFT处理后的结果即为脉冲压缩的结果。

本发明具有以下优点：

1)本发明中所包含的FFT和IFFT处理均通过调用FPGA中的IP核来实现，并设置为Variable Streaming模式，在此模式下，相邻脉冲回波数据可以连续的输入FFT和IFFT模块而无需等待时间，极大的提高了整个脉冲压缩模块对连续输入的脉冲信号的处理速度。

2)本发明由于将FPGA中的FFT模块设置为正序输入、反序输出的工作方式，将IFFT模块设置为反序输入、正序输出的工作方式，省去了数据位序调整的过程，一方面节省IP核占用的FPGA存储资源，另一方面提高了运算的效率。

3)本发明摒弃了现有技术中将参考函数预先存入FPGA中的方式，而采用实时生成的方式获得，这样只需要两个很小的FIFO缓冲器就可实现参考函数与FFT输出数据之间的同步，极大的节省了脉冲压缩模块所占用的存储资源。

仿真结果表明，采用本发明所述的优化设计方法对4096点的脉冲回波数据做脉冲压缩处理，其中脉冲回波数据和参考函数都量化成16位，则整个脉冲压缩模块占用的存储资源为452.83Kbit，其中FFT处理占162Kbit，参考函数相乘处理占32Kbit，IFFT处理占258.83Kbit；若采用现有技术中的设计方法，则整个距离脉冲压缩模块占用存储资源为956.38Kbit，其中FFT处理占414.19Kbit，参考函数相乘处理占128Kbit，IFFT处理占414.19Kbit。由此可见，采用本发明所述的优化设计方法可以大幅度节省脉冲压缩模块所占用的存储资源。

附图说明

图1是本发明的总流程图；

图2是本发明中的参考函数生成子流程图；

图3是本发明仿真使用的脉冲回波数据图；

图4是本发明对图3进行脉冲压缩处理的仿真结果图；

具体实施方式

下面结合附图对本发明做进一步的具体描述。

参照图1，本发明的具体实现步骤如下：

步骤1将正弦表和余弦表存入FPGA中。

首先创建正弦表和余弦表。在Matlab软件中产生一列角度序列e＝(0，1/1024，2/1024，……，2π)，其中角度序列e共包含1024个元素，相邻元素之间的间隔为1/1024，求出序列e的正弦值和余弦值，并分别保存成两个数据文件，则正弦值构成的数据文件即为正弦表，余弦值构成的数据文件即为余弦表。

然后调用FPGA中的两个ROM存储器，并用生成好的正弦表和余弦表分别对两个ROM存储器进行初始化，这样在往FPGA中加载程序时正弦表和余弦表就会自动存入FPGA内部。

步骤2对脉冲回波数据进行FFT处理，同时生成一列递增序列。

脉冲回波数据分实部、虚部两路进入脉冲压缩模块，这时应确保两路数据同步且连续，若不能保证两路数据同步且连续，则将数据先存入FPGA中两个深度较小的FIFO缓冲器进行缓冲，然后从两个FIFO缓冲器中同时读取脉冲回波数据的实部和虚部并送入FFT模块；

FFT模块对脉冲回波数据进行FFT处理，即快速傅里叶变换，它的作用就是把脉冲回波数据从时域变换的频域，得到脉冲回波数据的频谱，FFT模块通过调用FPGA中的IP核来实现，即将IP核的模式设置为Variable Streaming模式，工作方式设置为正序输入、反序输出，在这种工作方式下，脉冲回波数据送入FFT模块后，只需要经过几十个时钟周期的间隔，FFT模块就开始输出处理结果，中间间隔的时钟周期个数会由于脉冲回波数据数据量的不同而发生变化，范围在0到100之间；

将FFT模块的处理结果缓存在FPGA的FIFO缓存器中，同时调用FPGA中的16个寄存器组成一个16位寄存器变量x，其中变量x的每一位都对应一个寄存器，并设置寄存器变量x的初值为0，然后对变量x每过一个时钟周期进行加1操作，其中时钟为整个脉冲压缩处理的工作时钟，这样就生成一列递增序列：a＝(0，1，2，3，……，N-1)，其中N为脉冲回波数据的点数。

步骤3生成“位反序”序列。

参照图2，“位反序”序列是通过对步骤2中生成的递增序列a进行位反序操作来生成，具体实现如下：

3.1)调用FPGA中的16个寄存器组成一个16位寄存器变量y，其中寄存器变量y的每一位都对应一个寄存器，表示为y[0]、y[1]、……、y[15]，同理，步骤2中寄存器变量x每一位对应的寄存器，表示为x[0]、x[1]、……、x[15]；

3.2)用寄存器变量x对应的16个寄存器给寄存器变量y对应的16个寄存器进行赋值，即y[0]＝x[15]、y[1]＝x[14]、……、y[15]＝x[0]，这样就完成了过渡序列f的生成过程，即让递增序列a中所有元素的最高位作为过渡序列f中相应元素的第一位，次高位作为第二位，依此类推；

3.3)调用FPGA中的一个减法器，以过渡序列f为被减数，以常数N/2为减数，完成从过渡序列f的所有元素中减去N/2，则减法器的输出结果即为“位反序”序列b。

步骤4生成参考函数

4.1)调用FPGA中的一个乘法器，以“位反序”序列b为被乘数，以产生脉冲回波数据的参数为乘数，完成两者相乘，则乘法器的输出结果为匹配参数序列c；

4.2)调用FPGA中的一个乘法器，以匹配参数序列c和常数1024分别作为被乘数和乘数，完成两者相乘，并输出相乘后结果；

4.3)调用FPGA中的11个寄存器组成一个11位寄存器变量z，其中寄存器变量z的每一位都对应一个寄存器，表示为z[0]、z[1]、……、z[10]，让z[10]等于4.2)中相乘后结果的最高位，让z[0]～z[9]等于4.2)中相乘后结果的低十位，则生成了寻址序列d；

4.4)以寻址序列d中的元素为地址，从存储在FPGA的正弦表和余弦表中找到对应值，即为匹配参数序列c的正弦值和余弦值，它们构成脉冲压缩需要的参考函数，其中正弦值为参考函数的虚部，余弦值为参考函数的实部，并将该参考函数缓存在FPGA的FIFO缓存器中。

步骤5获取脉冲压缩的结果

首先，从FIFO缓存器中将参考函数与对脉冲回波数据进行FFT处理的结果同时读取出来，并调用FPGA中的一个乘法器，以参考函数和FFT处理的结果分别作为被乘数和乘数，完成两者的对应元素相乘操作；

然后，将乘法器的输出结果送入IFFT模块，IFFT模块通过调用FPGA中的IP核来实现，即将IP核的模式设置为Variable Streaming模式，工作方式设置为反序输入、正序输出，在这种工作方式下，脉冲回波数据送入IFFT模块后，只需要经过几十个时钟周期的间隔，IFFT模块就开始输出处理结果，中间间隔的时钟周期个数会由于脉冲回波数据数据量的不同而发生变化，范围在0到100之间，IFFT模块对乘法器的输出结果进行IFFT处理，即逆傅里叶变换，该逆傅里叶变换的作用就是把IFFT模块的输入数据从频域变换的时域，得到IFFT处理的结果，该IFFT处理的结果即为脉冲压缩的结果。

本发明的效果可以通过以下实测进一步说明：

图3所示为脉冲回波数据图，图3(a)为脉冲回波数据的实部，图3(b)为脉冲回波数据的虚部，说明脉冲回波数据是一个线性调频信号。

对图3所示脉冲回波数据进行脉冲压缩处理，结果如图4，其中图4(a)是脉冲压缩结果的时域波形，该时域波形是一个尖峰，说明本发明所述脉冲压缩方法可以实现，图4(b)是脉冲压缩结果经过插值后的波形图，其中第一旁瓣达到了-13.2dB，这说明脉冲压缩的效果良好。

可见，本发明中所述脉冲压缩方法是可以实现并取得良好效果的。

Claims (4)

1.一种基于FPGA的脉冲压缩优化方法，包括如下步骤：

(1)在FPGA中存入正弦表和余弦表，以备后续的查表使用；

(2)对脉冲回波数据进行FFT处理，将处理结果缓存在FPGA的FIFO缓存器中，同时生成一列递增序列a＝(0，1，2，3，……，N-1)，其中N为脉冲回波数据的点数；

(3)对生成的递增序列a进行位反序操作，即首先将递增序列a中的所有元素都用二进制表示，然后按如下方法生成过渡序列f：让递增序列a中所有元素的最高位作为过渡序列f中相应元素的第一位，次高位作为第二位，依此类推，从而得到过渡序列f，再从过渡序列f的所有元素中减去N/2，得到“位反序”序列b＝(-N/2，0，-N/4，……，N/2-1)；

(4)将“位反序”序列b与产生脉冲回波数据的参数相乘得到匹配参数序列c，再用查表法求得匹配参数序列c的正弦值和余弦值，构成脉冲压缩需要的参考函数，其中正弦值为参考函数的虚部，余弦值为参考函数的实部，并将该参考函数缓存在FPGA的FIFO缓存器中；

(5)从FIFO缓存器中将参考函数与对脉冲回波数据进行FFT处理的结果同时读取出来，将两者的对应元素相乘，再将相乘后的数据进行IFFT处理，该IFFT处理后的结果即为脉冲压缩的结果。

2.根据权利要求1所述的脉冲压缩优化方法，其中步骤(2)所述的对脉冲回波数据进行FFT处理，是通过调用FPGA中的IP核，并将FFT模块的模式设置为Variable Streaming模式，工作方式设置为正序输入和反序输出来实现。

3.根据权利要求1所述的脉冲压缩优化方法，其中步骤(4)所述的用查表法求得匹配参数序列c的正弦值和余弦值，按如下步骤求解：

首先，将匹配参数序列c中的所有元素乘以1024，用二进制表示，并提取所有元素的最高位和低十位生成寻址序列d；

然后，以寻址序列d中的元素为地址，从存储在FPGA的正弦表和余弦表中找到对应值，即为匹配参数序列c的正弦值和余弦值。

4.根据权利要求1所述的脉冲压缩优化方法，其中步骤(5)所述的将相乘后的数据进行IFFT处理，是通过调用FPGA中的IP核，并将IFFT模块的模式设置为Variable Streaming模式，工作方式设置为反序输入和正序输出来实现。

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