CN108594214A - 基于fpga的参数可调的线性调频信号产生装置及其产生方法 - Google Patents

基于fpga的参数可调的线性调频信号产生装置及其产生方法 Download PDF

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Abstract

本发明公开了一种基于FPGA的参数可调的线性调频信号产生装置，其思路为：上位机获取四个参数，PS端根据四个参数得到步进频率字△FW、初始频率字FW、初始相位字PW以及脉内时钟周期个数K；频率累加寄存器将FW发送至第一全加器后与△FW相加，得到频率相加结果；DMA控制器控制将△FW发至第一全加器，控制将FW发至频率累加寄存器，控制将PW发至相位累加寄存器，控制将K发至计数器；相位累加寄存器将PW发至第二全加器后与所述频率相加结果相加，得到相位相加结果；CORDIC IP核根据相位累加结果计算线性调频信号的幅度值；D/A转换器将线性调频信号的幅度值数模转换为线性调频信号的模拟信号；计数器根据K确定线性调频信号的模拟信号产生次数。

Description

基于FPGA的参数可调的线性调频信号产生装置及其产生方法
技术领域
本发明属于数字信号处理技术领域，特别涉及一种基于FPGA的参数可调的线性调频信号产生装置及其产生方法，适用于雷达实时信号处理系统设计。
背景技术
自20世纪50年代末以来，随着雷达实时信号处理系统性能的提升，对雷达的有效作用距离、测量精度和距离分辨率等提出了日益严格的要求；为了解决作用距离和分辨率的问题，脉冲压缩技术和线性调频信号应运而生；线性调频信号因为其时宽带宽积远大于1，经脉冲压缩后能够得到很高的距离分辨率和径向速度分辨率,因而线性调频信号在现代雷达实时信号处理系统中得到了广泛的运用。
传统产生线性调频信号的方法主要依赖于模拟电路法，由于模拟电路法设计难度大、开发周期长、产生信号波形单一、很难实现调频度较高的信号波形等缺点，极大地限制了雷达实时信号处理机系统性能的提高。
随着数字技术的不断发展，1971年由美国人J.Tierncy等首次提出直接数字频率合成(DDS)技术以来,利用DDS技术合成脉冲线性调频信号受到人们的高度重视,并得到广泛的应用；近年来，利用专门的DDS芯片搭载的平台能够产生稳定的线性调频信号，但其平台搭建周期长、开发困难，不易编程实现，这些缺点均加大了线性调频信号产生的难度。
发明内容
针对上述现有技术存在的问题，本发明的目的在于提出一种基于FPGA的参数可调的线性调频信号产生装置及其产生方法，该种基于FPGA的参数可调的线性调频信号产生装置及其产生方法使用上位机通过网口对产生的线性调频信号的时宽、带宽、起始频率、初始相位等参数进行调节,并且通过同时产生一路正弦信号一路余弦信号来实现复信号输出。
为达到上述技术目的，本发明采用如下技术方案予以实现。
技术方案一：
一种基于FPGA的参数可调的线性调频信号产生装置，包括上位机和FPGA模块，所述FPGA模块包括PS端和PL端，所述PL端包括直接内存访问控制器、频率累加器、相位累加器、计数器、CORDIC核和数模转换器，所述频率累加器包括第一全加器和频率累加寄存器，相位累加器包括第二全加器和相位累加寄存器；
第一全加器包括第一输入端、第二输入端和第一输出端，频率累加寄存器包括第三输入端、第四输入端、第二输出端和第三输出端，第二全加器包括第五输入端、第六输入端和第四输出端，相位累加寄存器包括第七输入端、第八输入端、第五输出端和第六输出端；
上位机输出端连接PS端输入端，PS端输出端连接直接内存访问控制器，直接内存访问控制器包括四个控制输出端，分别连接第一全加器的第一输入端、频率累加寄存器的第三输入端、相位累加寄存器的第七输入端和计数器的数据输入端，第一全加器的第一输出端连接频率累加寄存器的第四输入端，频率累加寄存器的第二输出端连接第一全加器的第二输入端，频率累加寄存器的第三输出端连接第二全加器的第五输入端，第二全加器的第六输入端连接相位累加寄存器的第五输出端，第二全加器的第四输出端连接相位累加寄存器的第八输入端，相位累加寄存器的第六输出端连接CORDIC IP核的输入端，CORDIC核的输出端连接数模转换器的输入端；
所述上位机用于获取要产生的线性调频信号时宽、要产生的线性调频信号带宽、要产生的线性调频信号起始频率以及要产生的线性调频信号初始相位，记为四个参数，并将所述四个参数通过网口发送至PS端；
所述PS端用于接收上位机发送的所述四个参数，并将所述四个参数分别转换为要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后发送至直接内存访问控制器；
所述直接内存访问控制器用于接收PS端发送过来的要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后控制将要产生的线性调频信号步进频率字△FW发送至第一全加器，控制将要产生的线性调频信号初始频率字FW发送至频率累加寄存器，控制将要产生的线性调频信号初始相位字PW发送至相位累加寄存器，控制将要产生的线性调频信号脉内时钟周期个数K发送至计数器；
所述第一全加器用于接收直接内存访问控制器发送过来的要产生的线性调频信号步进频率字△FW，频率累加寄存器用于接收直接内存访问控制器发送过来的要产生的线性调频信号初始频率字FW，然后将所述要产生的线性调频信号初始频率字FW发送至第一全加器后与所述要产生的线性调频信号步进频率字△FW相加，得到频率相加结果，并将频率相加结果通过频率累加寄存器发送至第二全加器；
所述第二全加器用于接收第一全加器通过频率累加寄存器发送过来的频率相加结果，所述相位累加寄存器用于接收直接内存访问控制器发送过来的要产生的线性调频信号初始相位字PW，然后将所述要产生的线性调频信号初始相位字PW发送至第二全加器后与所述频率相加结果相加，得到相位相加结果，并将所述相位相加结果通过相位累加寄存器发送至CORDIC IP核；
所述CORDIC IP核用于接收第二全加器通过相位累加寄存器发送过来的所述相位累加结果，然后根据所述相位累加结果计算线性调频信号的幅度值，并将所述线性调频信号的幅度值发送至数模转换器；
所述数模转换器用于接收CORDIC IP核发送过来的所述线性调频信号的幅度值，并对所述线性调频信号的幅度值进行数模转换，得到线性调频信号的模拟信号；
所述计数器用于接收直接内存访问控制器发送过来的要产生的线性调频信号脉内时钟周期个数K，并根据所述要产生的线性调频信号脉内时钟周期个数K确定线性调频信号的模拟信号产生点数为K。
技术方案二：
一种基于FPGA的参数可调的线性调频信号产生方法，应用于一种基于FPGA的参数可调的线性调频信号产生装置，所述基于FPGA的参数可调的线性调频信号产生装置，包括上位机和FPGA模块，所述FPGA模块包括PS端和PL端，所述PL端包括直接内存访问控制器、频率累加器、相位累加器、计数器、CORDIC核和数模转换器，所述频率累加器包括第一全加器和频率累加寄存器，相位累加器包括第二全加器和相位累加寄存器；所述基于FPGA的参数可调的线性调频信号产生方法，包括以下步骤：
步骤1，上位机获取要产生的线性调频信号时宽、要产生的线性调频信号带宽、要产生的线性调频信号起始频率以及要产生的线性调频信号初始相位，记为四个参数，并将所述四个参数通过网口发送至PS端；
步骤2，PS端接收到上位机发送的所述四个参数后，将其分别转换为要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后发送至直接内存访问控制器；
步骤3，直接内存访问控制器接收PS端发送过来的要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后控制将要产生的线性调频信号步进频率字△FW发送至第一全加器，控制将要产生的线性调频信号初始频率字FW发送至频率累加寄存器，控制将要产生的线性调频信号初始相位字PW发送至相位累加寄存器，控制将要产生的线性调频信号脉内时钟周期个数K发送至计数器；
步骤4，频率累加寄存器接收直接内存访问控制器发送过来的要产生的线性调频信号初始频率字FW，相位累加寄存器接收直接内存访问控制器发送过来的要产生的线性调频信号初始相位字PW；计数器接收直接内存访问控制器发送过来的要产生的线性调频信号脉内时钟周期个数K，并根据所述要产生的线性调频信号脉内时钟周期个数K确定线性调频信号的模拟信号产生点数为K；
初始化：设定累加总次数为K，令k表示第k次累加，k＝1,2,…,K；线性调频信号的模拟信号产生点数与累加总次数相等且一一对应；
步骤5，第一全加器接收直接内存访问控制器发送过来的要产生的线性调频信号步进频率字△FW，频率累加寄存器将第k-1次累加后的频率相加结果FWk-1发送至第一全加器后与所述要产生的线性调频信号步进频率字△FW相加，得到第k次累加后的频率相加结果FWk，并将第k次累加后的频率相加结果FWk发送至第二全加器；其中，FW0＝FW；
步骤6，第二全加器接收第一全加器通过频率累加寄存器发送过来的第k次累加后的频率相加结果FWk，相位累加寄存器将第k-1次累加后的相位相加结果PWk-1发送至第二全加器后与所述第k次累加后的频率相加结果FWk相加，得到第k次累加后的相位相加结果PWk；其中，PW0＝PW；
步骤7，如果k<K/2，则令k的值加1，转至步骤5；如果k＝K/2，则将k的值初始化为1，转至步骤8；
步骤8，计算得到第k次累加后第一全加器的频率累加结果然后将所述第k次累加后第一全加器的频率累加结果发送至第二全加器；
步骤9，第二全加器接收第一全加器通过频率累加寄存器发送过来的第k次累加后第一全加器的频率累加结果后，计算第k次累加后第二全加器的相位累加结果然后将所述第k次累加后第二全加器的相位累加结果发送至CORDIC IP核；
步骤10，CORDIC IP核接收第二全加器通过相位累加寄存器发送过来的所述第k次累加后第二全加器的相位累加结果然后根据所述第k次累加后第二全加器的相位累加结果计算第k次累加后线性调频信号的幅度值，并将所述第k次累加后线性调频信号的幅度值发送至数模转换器；
数模转换器接收CORDIC IP核发送过来的所述第k次累加后线性调频信号的幅度值，并对所述第k次累加后线性调频信号的幅度值进行数模转换，得到第k次累加后线性调频信号的模拟信号；
步骤11，如果k≤K，则令k的值加1，转至步骤8；如果k＝K，则累加过程结束，累加过程结束时得到了第1次累加后线性调频信号的模拟信号至第K次累加后线性调频信号的模拟信号，记为基于FPGA的参数可调的线性调频信号产生结果。
本发明与现有技术相比具有以下优点：
第一，本发明使用Xilinx ZYNQ系列xc7z045ffg900-2型芯片实现整个发明流程，但不局限于该型号；ZYNQ包含双核ARM PS端和FPGAPL端，PS端和PL端可以同时运行；当PL端产生线性调频信号的同时PS端进行下一次调频参数的计算，计算完成后通过DMA发送到PL端，产生新的线性调频信号；这样可以实现连续调节各项参数的线性调频信号。
第二，本发明摒弃了之前采用正余弦查找表得到对应信号幅值的方式，而采用CORDIC实时计算；线性调频信号赋值计算模块调用CORDIC IP核，结构配置为并行处理，优化流水模式，相位格式为弧度，十六位输出位宽；这样的实现方法用一个IP核取缔了之前查找表占用的ROM空间，极大地减少了资源利用率。
第三，本发明通过上位机输入需要产生线性调频信号的时宽、带宽、起始频率、初始相位等参数；上位机界面简洁，支持参数灵活调节，方便用户实时输入各种参数，以便产生连续可调的线性调频信号。
第四，本发明摒弃了之前用UART低速串口从上位机向PS端传输数据的方式，而采用网口传输；上位机将当前需要产生的线性调频信号的各项参数通过网口发送到PS端；PS端通过DMA向PL端发送计算后的各项参数，速度可达128M/s；两种高速传输方式极大减小了参数传递时间，提高了后期PL产生线性调频信号的效率。
第五，本发名利用PS端与PL端紧密配合，利用并行处理和流水处理技术，产生多通道的相位任意可调、频率转换时间短、频率分辨率高、相对带宽较宽的线性调频信号。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细说明。
图1是本发明的一种基于FPGA的参数可调的线性调频信号产生装置实现框图；
图2是本发明的一种基于FPGA的参数可调的线性调频信号产生方法流程图；
图3(a)是PC端上位机界面示意图；
图3(b)是PL端数据解析结果图；
图4(a)是产生脉宽50us的线性调频信号结果图；
图4(b)是产生脉宽25us的线性调频信号结果图；
图4(c)是产生初始相位为0的线性调频信号结果图；
图4(d)是产生初始相位为π的线性调频信号结果图；
图4(e)是产生带宽为100MHz起始频率为0的线性调频信号幅频响应图；
图4(f)是产生带宽为50Mhz起始频率为0的线性调频信号幅频响应图；
图4(g)是产生带宽为50Mhz起始频率为50Mhz的线性调频信号幅频响应图。
具体实施方式
参照图1，为本发明的一种基于FPGA的参数可调的线性调频信号产生装置实现框图；其中，所述基于FPGA的参数可调的线性调频信号产生装置，包括上位机和FPGA模块，所述FPGA模块包括PS端和PL端，所述PL端包括直接内存访问控制器(DMA控制器)、频率累加器、相位累加器、计数器、CORDIC核和数模转换器，所述频率累加器包括第一全加器和频率累加寄存器，相位累加器包括第二全加器和相位累加寄存器，第一全加器和第二全加器分别为N位全加器；本实施例中N取值为20。
第一全加器包括第一输入端、第二输入端和第一输出端，频率累加寄存器包括第三输入端、第四输入端、第二输出端和第三输出端，第二全加器包括第五输入端、第六输入端和第四输出端，相位累加寄存器包括第七输入端、第八输入端、第五输出端和第六输出端。
上位机输出端连接PS端输入端，PS端输出端连接直接内存访问控制器(DMA控制器)，DMA控制器包括四个控制输出端，分别连接第一全加器的第一输入端、频率累加寄存器的第三输入端、相位累加寄存器的第七输入端和计数器的数据输入端，第一全加器的第一输出端连接频率累加寄存器的第四输入端，频率累加寄存器的第二输出端连接第一全加器的第二输入端，频率累加寄存器的第三输出端连接第二全加器的第五输入端，第二全加器的第六输入端连接相位累加寄存器的第五输出端，第二全加器的第四输出端连接相位累加寄存器的第八输入端，相位累加寄存器的第六输出端连接CORDIC IP核的输入端，CORDIC核的输出端连接数模转换器(D/A转换器)的输入端。
所述上位机用于获取要产生的线性调频信号时宽、要产生的线性调频信号带宽、要产生的线性调频信号起始频率以及要产生的线性调频信号初始相位，记为四个参数，并将所述四个参数通过网口发送至PS端。
所述PS端用于负责与上位机进行通信，为本发明所使用的芯片内部的ARM处理器；所述PS端用于接收上位机发送的所述四个参数，并将所述四个参数分别转换为要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后发送至直接内存访问控制器(DMA控制器)。
所述直接内存访问控制器(DMA控制器)用于接收PS端发送过来的要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后控制将要产生的线性调频信号步进频率字△FW通过先进先出FIFO接口发送至第一全加器，控制将要产生的线性调频信号初始频率字FW通过先进先出FIFO接口发送至频率累加寄存器，控制将要产生的线性调频信号初始相位字PW通过先进先出FIFO接口发送至相位累加寄存器，控制将要产生的线性调频信号脉内时钟周期个数K通过先进先出FIFO接口发送至计数器。
所述第一全加器用于接收直接内存访问控制器(DMA控制器)发送过来的要产生的线性调频信号步进频率字△FW，频率累加寄存器用于接收直接内存访问控制器(DMA控制器)发送过来的要产生的线性调频信号初始频率字FW，然后将所述要产生的线性调频信号初始频率字FW发送至第一全加器后与所述要产生的线性调频信号步进频率字△FW相加，得到频率相加结果，并将频率相加结果通过频率累加寄存器发送至第二全加器。
所述第二全加器用于接收第一全加器通过频率累加寄存器发送过来的频率相加结果，所述相位累加寄存器用于接收直接内存访问控制器(DMA控制器)发送过来的要产生的线性调频信号初始相位字PW，然后将所述要产生的线性调频信号初始相位字PW发送至第二全加器后与所述频率相加结果相加，得到相位相加结果，并将所述相位相加结果通过相位累加寄存器发送至CORDIC IP核。
所述CORDIC IP核用于接收第二全加器通过相位累加寄存器发送过来的所述相位累加结果，然后根据所述相位累加结果计算线性调频信号的幅度值，根据所述线性调频信号的幅度值得到线性调频信号的模拟信号，并将所述线性调频信号的模拟信号发送至数模转换器(D/A转换器)。
所述数模转换器(D/A转换器)用于接收CORDIC IP核发送过来的所述线性调频信号的模拟信号，并对所述线性调频信号的模拟信号进行数模转换，得到线性调频信号的数字信号。
所述计数器用于接收直接内存访问控制器发送过来的要产生的线性调频信号脉内时钟周期个数K，并根据所述要产生的线性调频信号脉内时钟周期个数K确定线性调频信号的模拟信号的产生次数为K。
参照图2，为本发明的一种基于FPGA的参数可调的线性调频信号产生方法流程图；其中基于FPGA的参数可调的线性调频信号产生方法，应用于一种基于FPGA的参数可调的线性调频信号产生装置，所述基于FPGA的参数可调的线性调频信号产生装置，包括上位机和FPGA模块，所述FPGA模块包括PS端和PL端，所述PL端包括直接内存访问控制器(DMA控制器)、频率累加器、相位累加器、计数器、CORDIC核和数模转换器，所述频率累加器包括第一全加器和频率累加寄存器，相位累加器包括第二全加器和相位累加寄存器；所述基于FPGA的参数可调的线性调频信号产生方法，包括以下步骤：
步骤1，上位机获取要产生的线性调频信号时宽、要产生的线性调频信号带宽、要产生的线性调频信号起始频率以及要产生的线性调频信号初始相位，记为四个参数，并将所述四个参数通过网口发送至PS端。
其中，计算出四个参数后，通过DMA将参数发送给PL端；为了方便PL端对数据的解析，每个参数以固定32位长度发送。
步骤2，PS端接收到上位机发送的所述四个参数后，将其分别转换为要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后发送至直接内存访问控制器(DMA控制器)。
具体地，K＝Tfclk，N为第一全加器和第二全加器的位数，M为相位累加寄存器的位数，在本实施例中，N为20，M为16；fclk为数模转换器的时钟工作频率。
根据Nyquist采样定理，数模转换器D/A的时钟工作频率最高输出频率应小于在实际应用中，一般只能达到fclk的40％，在本实施例中为1GHz；T为要产生的线性调频信号时宽，pstart为要产生的线性调频信号初始相位，B为要产生的线性调频信号带宽，fstart为要产生的线性调频信号起始频率。
步骤3，直接内存访问控制器(DMA控制器)接收PS端发送过来的要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后控制将要产生的线性调频信号步进频率字△FW通过先进先出FIFO接口发送至第一全加器，控制将要产生的线性调频信号初始频率字FW通过先进先出FIFO接口发送至频率累加寄存器，控制将要产生的线性调频信号初始相位字PW通过先进先出FIFO接口发送至相位累加寄存器，控制将要产生的线性调频信号脉内时钟周期个数K通过先进先出FIFO接口发送至计数器。
具体地，PL端通过判断m_axis_tvalid信号来确定是否收到PS端的数据，m_axis_tvalid信号为FIFO接口输出的要产生的线性调频信号步进频率字FW2、要产生的线性调频信号初始频率字FW1、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，当PS端通过直接内存访问DMA控制器将数据发送到PL端后，数据会被暂存到FIFO接口中，本发明中使用的FIFO接口采用AXI总线，当PL端准备好接收要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K时，将FIFO接口的m_axis_tready信号拉高，当FIFO接口接收的要产生的线性调频信号步进频率字FW2、要产生的线性调频信号初始频率字FW1、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K准备好，且检测到m_axis_tready信号被拉高时，就会将m_axis_tvalid信号拉高，同时在m_axis_tdata信号线上向PL端中相应器件发送对应数据，该数据即为PS端向PL端发送的参数值。PL端将m_axis_tready信号拉高后，在每个时钟周期的上升沿检查m_axis_tvalid信号的值，若m_axis_tvalid信号的值为高时，则为收到PS端的数据；若m_axis_tvalid信号的值为低，则未收到PS端的数据，PL端则继续等待m_axis_tvalid信号拉高。
步骤4，频率累加寄存器接收直接内存访问控制器(DMA控制器)发送过来的要产生的线性调频信号初始频率字FW，相位累加寄存器接收直接内存访问控制器(DMA控制器)发送过来的要产生的线性调频信号初始相位字PW；计数器用于接收直接内存访问控制器发送过来的要产生的线性调频信号脉内时钟周期个数K，并根据所述要产生的线性调频信号脉内时钟周期个数K确定线性调频信号的模拟信号的产生点数为K。
初始化：设定累加总次数为K，令k表示第k次累加，k＝1,2,…,K；线性调频信号的模拟信号产生点数与累加总次数相等且一一对应。
步骤5，第一全加器接收直接内存访问控制器(DMA控制器)发送过来的要产生的线性调频信号步进频率字△FW，频率累加寄存器将第k-1次累加后的频率相加结果FWk-1发送至第一全加器后与所述要产生的线性调频信号步进频率字△FW相加，得到第k次累加后的频率相加结果FWk，并将第k次累加后的频率相加结果FWk后存储至频率累加寄存器中，再将第k次累加后的频率相加结果FWk发送至第二全加器；其中，FW0＝FW。
步骤6，第二全加器接收第一全加器通过频率累加寄存器发送过来的第k次累加后的频率相加结果FWk，相位累加寄存器将第k-1次累加后的相位相加结果PWk-1发送至第二全加器后与所述第k次累加后的频率相加结果FWk相加，得到第k次累加后的相位相加结果PWk，再将第k次累加后的相位相加结果PWk存储至相位累加寄存器中；
其中，PW0＝PW。
步骤7，如果k<K/2，则令k的值加1，转至步骤5；如果k＝K/2，则将频率累加寄存器中的值记为FW0，将相位累加寄存器中的值记为PW0，并将k的值初始化为1，转至步骤8。
步骤8，计算得到第k次累加后第一全加器的频率累加结果如果k<K/2，则如果k≥K/2，则其中，表示第k-1次累加后第一全加器的频率累加结果，然后将所述第k次累加后第一全加器的频率累加结果存储至频率累加寄存器中，并将所述第k次累加后第一全加器的频率累加结果发送至第二全加器。
步骤9，第二全加器接收第一全加器通过频率累加寄存器发送过来的第k次累加后第一全加器的频率累加结果后，计算第k次累加后第二全加器的相位累加结果如果k<K/2，则如果k≥K/2，则其中，表示第k-1次累加后第二全加器的相位累加结果，然后将所述第k次累加后第二全加器的相位累加结果存储至相位累加寄存器中，并将所述第k次累加后第二全加器的相位累加结果发送至CORDIC IP核。
步骤10，CORDIC IP核接收第二全加器通过相位累加寄存器发送过来的所述第k次累加后第二全加器的相位累加结果然后根据所述第k次累加后第二全加器的相位累加结果计算第k次累加后线性调频信号的幅度值，并将所述第k次累加后线性调频信号的幅度值发送至数模转换器(D/A转换器)。
数模转换器(D/A转换器)接收CORDIC IP核发送过来的所述第k次累加后线性调频信号的幅度值，并对所述第k次累加后线性调频信号的幅度值进行数模转换，得到第k次累加后线性调频信号的模拟信号。
具体地，由于为了获取更高的频率分辨率，相位累加寄存器的位数较高，为20位，而输出的精度由于受到D/A转换器位数的限制，在CORDIC IP核的相位输入位宽大于一定值时，输出线性调频信号的精度并不会由于输入相位的精度提升而提升，故本实施例中CORDIC IP核的输入相位信号为16位，区间为-π到+π，故将每次累加后的相位累加结果线性映射到该区间内作为CORDIC IP核的输入信号，输出信号为幅值在-1到+1的三角函数值，需要将其映射到-32768到+32767范围内后，再作为D/A转换器的输入量将其输出，由于本发明为复信号输出，故需要两个CORDIC IP核，分别输出信号的实部和虚部。
步骤11，如果k≤K，则令k的值加1，转至步骤8；如果k＝K，则累加过程结束，累加过程结束时得到了第1次累加后线性调频信号的模拟信号至第K次累加后线性调频信号的模拟信号，记为基于FPGA的参数可调的线性调频信号产生结果，此时PS端接收上位机发送的所述四个参数所对应的线性调频信号产生完毕。
本发明的结果可以通过以下实测进一步说明。
验证线性调频信号参数输入界面的发送结果、PS端的参数计算以及通过DMA控制器发送到PL端后，PL端的数据解析的结果；其中图3(a)为PC端上位机界面示意图，图3(b)为PL端数据解析结果图，数据解析后得到四个参数，每个参数的长度为32位，并将四个参数按照固定顺序拼接为一个128位数据，图3(b)中DMA_data即为DMA控制器发送到PL端的数据，以及FPGA模块经过数据格式解析后提取出的FW1、FW2、phase0和count_max四个参数，证明四个参数的发送、计算及其处理部分结果正确。
验证在输入确定参数后输出线性调频信号结果正确，验证结果如图4(a)至图4(g)所示；在保持要产生的线性调频信号的起始频率、初始相位和带宽三个参数不变的情况下，改变信号的时宽，其结果如图4(a)和图4(b)所示，其中图4(a)是产生脉宽50us的线性调频信号结果图，图4(b)是产生脉宽25us的线性调频信号结果图；在保持要产生的线性调频信号的起始频率、时宽和带宽三个参数不变的情况下，改变信号的初始相位，其结果如图4(c)和图4(d)所示，其中图4(c)是产生初始相位为0的线性调频信号结果图，图4(d)是产生初始相位为π的线性调频信号结果图；在保持要产生的线性调频信号的时宽和初始相位不变的情况下，改变要产生的线性调频信号带宽和起始频率，并将结果做快速傅里叶变换FFT处理，其结果如图4(e)至图4(g)所示，其中图4(e)是产生带宽为100MHz起始频率为0的线性调频信号幅频响应图，无载频；图4(f)是产生带宽为50Mhz起始频率为0的线性调频信号幅频响应图，无载频；图4(g)是产生带宽为50Mhz起始频率为50Mhz的线性调频信号幅频响应图，载频为75MHz，即起始频率为50MHz，说明通过上位机可正确改变要产生的线性调频信号的带宽以及载频参数；证明本发明可通过改变参数正确控制线性调频信号的产生。
综上所述，仿真实验验证了本发明的正确性，有效性和可靠性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围；这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (7)

1.一种基于FPGA的参数可调的线性调频信号产生装置，其特征在于，包括上位机和FPGA模块，所述FPGA模块包括PS端和PL端，所述PL端包括直接内存访问控制器、频率累加器、相位累加器、计数器、CORDIC核和数模转换器，所述频率累加器包括第一全加器和频率累加寄存器，相位累加器包括第二全加器和相位累加寄存器；
第一全加器包括第一输入端、第二输入端和第一输出端，频率累加寄存器包括第三输入端、第四输入端、第二输出端和第三输出端，第二全加器包括第五输入端、第六输入端和第四输出端，相位累加寄存器包括第七输入端、第八输入端、第五输出端和第六输出端；
上位机输出端连接PS端输入端，PS端输出端连接直接内存访问控制器，直接内存访问控制器包括四个控制输出端，分别连接第一全加器的第一输入端、频率累加寄存器的第三输入端、相位累加寄存器的第七输入端和计数器的数据输入端，第一全加器的第一输出端连接频率累加寄存器的第四输入端，频率累加寄存器的第二输出端连接第一全加器的第二输入端，频率累加寄存器的第三输出端连接第二全加器的第五输入端，第二全加器的第六输入端连接相位累加寄存器的第五输出端，第二全加器的第四输出端连接相位累加寄存器的第八输入端，相位累加寄存器的第六输出端连接CORDIC IP核的输入端，CORDIC核的输出端连接数模转换器的输入端。
2.如权利要求1所述的一种基于FPGA的参数可调的线性调频信号产生装置，其特征在于，所述上位机用于获取要产生的线性调频信号时宽、要产生的线性调频信号带宽、要产生的线性调频信号起始频率以及要产生的线性调频信号初始相位，记为四个参数，并将所述四个参数通过网口发送至PS端；
所述PS端用于接收上位机发送的所述四个参数，并将所述四个参数分别转换为要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后发送至直接内存访问控制器；
所述直接内存访问控制器用于接收PS端发送过来的要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后控制将要产生的线性调频信号步进频率字△FW发送至第一全加器，控制将要产生的线性调频信号初始频率字FW发送至频率累加寄存器，控制将要产生的线性调频信号初始相位字PW发送至相位累加寄存器，控制将要产生的线性调频信号脉内时钟周期个数K发送至计数器；
所述第一全加器用于接收直接内存访问控制器发送过来的要产生的线性调频信号步进频率字△FW，频率累加寄存器用于接收直接内存访问控制器发送过来的要产生的线性调频信号初始频率字FW，然后将所述要产生的线性调频信号初始频率字FW发送至第一全加器后与所述要产生的线性调频信号步进频率字△FW相加，得到频率相加结果，并将频率相加结果通过频率累加寄存器发送至第二全加器；
所述第二全加器用于接收第一全加器通过频率累加寄存器发送过来的频率相加结果，所述相位累加寄存器用于接收直接内存访问控制器发送过来的要产生的线性调频信号初始相位字PW，然后将所述要产生的线性调频信号初始相位字PW发送至第二全加器后与所述频率相加结果相加，得到相位相加结果，并将所述相位相加结果通过相位累加寄存器发送至CORDIC IP核；
所述CORDIC IP核用于接收第二全加器通过相位累加寄存器发送过来的所述相位累加结果，然后根据所述相位累加结果计算线性调频信号的幅度值，并将所述线性调频信号的幅度值发送至数模转换器；
所述数模转换器用于接收CORDIC IP核发送过来的所述线性调频信号的幅度值，并对所述线性调频信号的幅度值进行数模转换，得到线性调频信号的模拟信号；
所述计数器用于接收直接内存访问控制器发送过来的要产生的线性调频信号脉内时钟周期个数K，并根据所述要产生的线性调频信号脉内时钟周期个数K确定线性调频信号的模拟信号产生点数为K。
3.如权利要求1所述的一种基于FPGA的参数可调的线性调频信号产生装置，其特征在于，所述第一全加器和所述第二全加器分别为N位全加器，N为大于0的正整数。
4.一种基于FPGA的参数可调的线性调频信号产生方法，应用于一种基于FPGA的参数可调的线性调频信号产生装置，所述基于FPGA的参数可调的线性调频信号产生装置，包括上位机和FPGA模块，所述FPGA模块包括PS端和PL端，所述PL端包括直接内存访问控制器、频率累加器、相位累加器、计数器、CORDIC核和数模转换器，所述频率累加器包括第一全加器和频率累加寄存器，相位累加器包括第二全加器和相位累加寄存器；所述基于FPGA的参数可调的线性调频信号产生方法，其特征在于，包括以下步骤：
步骤1，上位机获取要产生的线性调频信号时宽、要产生的线性调频信号带宽、要产生的线性调频信号起始频率以及要产生的线性调频信号初始相位，记为四个参数，并将所述四个参数通过网口发送至PS端；
步骤2，PS端接收到上位机发送的所述四个参数后，将其分别转换为要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后发送至直接内存访问控制器；
步骤3，直接内存访问控制器接收PS端发送过来的要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，然后控制将要产生的线性调频信号步进频率字△FW发送至第一全加器，控制将要产生的线性调频信号初始频率字FW发送至频率累加寄存器，控制将要产生的线性调频信号初始相位字PW发送至相位累加寄存器，控制将要产生的线性调频信号脉内时钟周期个数K发送至计数器；
步骤4，频率累加寄存器接收直接内存访问控制器发送过来的要产生的线性调频信号初始频率字FW，相位累加寄存器接收直接内存访问控制器发送过来的要产生的线性调频信号初始相位字PW；计数器接收直接内存访问控制器发送过来的要产生的线性调频信号脉内时钟周期个数K，并根据所述要产生的线性调频信号脉内时钟周期个数K确定线性调频信号的模拟信号产生点数为K；
初始化：设定累加总次数为K，令k表示第k次累加，k＝1,2,…,K；线性调频信号的模拟信号产生点数与累加总次数相等且一一对应；
步骤5，第一全加器接收直接内存访问控制器发送过来的要产生的线性调频信号步进频率字△FW，频率累加寄存器将第k-1次累加后的频率相加结果FWk-1发送至第一全加器后与所述要产生的线性调频信号步进频率字△FW相加，得到第k次累加后的频率相加结果FWk，并将第k次累加后的频率相加结果FWk发送至第二全加器；其中，FW0＝FW；
步骤6，第二全加器接收第一全加器通过频率累加寄存器发送过来的第k次累加后的频率相加结果FWk，相位累加寄存器将第k-1次累加后的相位相加结果PWk-1发送至第二全加器后与所述第k次累加后的频率相加结果FWk相加，得到第k次累加后的相位相加结果PWk；其中，PW0＝PW；
步骤7，如果k<K/2，则令k的值加1，转至步骤5；如果k＝K/2，则将k的值初始化为1，转至步骤8；
步骤8，计算得到第k次累加后第一全加器的频率累加结果然后将所述第k次累加后第一全加器的频率累加结果发送至第二全加器；
步骤9，第二全加器接收第一全加器通过频率累加寄存器发送过来的第k次累加后第一全加器的频率累加结果后，计算第k次累加后第二全加器的相位累加结果然后将所述第k次累加后第二全加器的相位累加结果发送至CORDIC IP核；
步骤10，CORDIC IP核接收第二全加器通过相位累加寄存器发送过来的所述第k次累加后第二全加器的相位累加结果然后根据所述第k次累加后第二全加器的相位累加结果计算第k次累加后线性调频信号的幅度值，并将所述第k次累加后线性调频信号的幅度值发送至数模转换器；
数模转换器接收CORDIC IP核发送过来的所述第k次累加后线性调频信号的幅度值，并对所述第k次累加后线性调频信号的幅度值进行数模转换，得到第k次累加后线性调频信号的模拟信号；
步骤11，如果k≤K，则令k的值加1，转至步骤8；如果k＝K，则累加过程结束，累加过程结束时得到了第1次累加后线性调频信号的模拟信号至第K次累加后线性调频信号的模拟信号，记为基于FPGA的参数可调的线性调频信号产生结果。
5.如权利要求4所述的一种基于FPGA的参数可调的线性调频信号产生方法，其特征在于，在步骤2中，所述要产生的线性调频信号步进频率字△FW、要产生的线性调频信号初始频率字FW、要产生的线性调频信号初始相位字PW以及要产生的线性调频信号脉内时钟周期个数K，其表达式分别为：
K＝Tfclk，
其中，N为第一全加器和第二全加器的位数，M为相位累加寄存器的位数，T为要产生的线性调频信号时宽，pstart为要产生的线性调频信号初始相位，B为要产生的线性调频信号带宽，fstart为要产生的线性调频信号起始频率，fclk为数模转换器的时钟工作频率。
6.如权利要求4所述的一种基于FPGA的参数可调的线性调频信号产生方法，其特征在于，在步骤8中，所述第k次累加后第一全加器的频率累加结果其计算过程为：
如果k<K/2，则如果k≥K/2，则其中，表示第k-1次累加后第一全加器的频率累加结果，
7.如权利要求4所述的一种基于FPGA的参数可调的线性调频信号产生方法，其特征在于，在步骤9中，所述第k次累加后第二全加器的相位累加结果其计算过程为：
如果k<K/2，则如果k≥K/2，则其中，表示第k-1次累加后第二全加器的相位累加结果，
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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