CN209345133U - 一种相位模可变的dds电路 - Google Patents

Abstract

本实用新型涉及一种相位模可变的DDS电路，包括：频率字累加器，第一减法器，第一比较器以及第一选择器；其中，所述频率字累加器还包括频率字加法器以及第一寄存器，所述频率字加法器以及第一减法器的输出端均连接所述第一选择器的输入端，所述第一比较器的输出端连接所述第一选择器的控制端，所述第一选择器的输出端连接所述第一寄存器的输入端，所述第一寄存器的输出端连接所述频率字加法器、第一减法器以及第一比较器的输入端。本实用新型中的相位模可变的DDS电路不仅频率控制字FreqWord是可变的，还增加了可变的相位模Module，在确定所需输出的频率后，频率控制字FreqWord和相位模Module大小的变化共同影响相位的输出，以使输出的相位更加稳定。

Description

一种相位模可变的DDS电路

技术领域

本实用新型属于信号发生技术领域，具体涉及一种相位模可变的DDS电路。

背景技术

信号发生器是一种常见的信号源，广泛应用于电子电路、自动控制和科学实验等领域。目前，对于直接数字式频率合成器DDS(Direct Digital Synthesizer)类信号发生器，产生脉冲波的方法主要有两种：第一种是通过硬件电路进行调节，这种方法成本高，频率和边沿时间可变范围小；第二种是通过FPGA(复杂可编程逻辑阵列器件)数字方式产生。如图1所示，为现有技术中通过FPGA方式的DDS产生脉冲波的电路结构100，主要由频率累加器、相位累加器、相位幅值转化器、DAC以及滤波器LPF组成，其中，输出信号的频率取决于频率控制字，也就是说只有频率控制字是可变的，因此上述方式的问题在于脉冲波波形抖动过大、占用FPGA资源多，生成的相位也相对不稳定。

实用新型内容

针对上述问题，本实用新型的目的是提供一种相位模可变的DDS电路，解决现有技术中的DDS电路产生脉冲波时生成的相位不稳定以及脉冲波波形抖动过大的问题。

为实现上述目的，本实用新型采取以下技术方案：

本实用新型中的一种相位模可变的DDS电路，包括：频率字累加器，第一减法器，第一比较器以及第一选择器；其中，所述频率字累加器还包括频率字加法器以及第一寄存器，所述频率字加法器以及第一减法器均连接所述第一选择器的输入端，所述第一比较器的输出端连接所述第一选择器的控制端，所述第一选择器的输出端连接所述第一寄存器的输入端，所述第一寄存器的输出端连接所述频率字加法器、第一减法器以及第一比较器的输入端。

优选的，所述频率字加法器获取频率控制字以及第一寄存器输出的第一相位值，并计算所述频率控制字与第一相位值的和值；所述第一减法器获取相位模以及第一寄存器输出的第一相位值，并计算所述第一相位值与相位模的差值；所述第一比较器获取并比较相位模和所述第一寄存器输出的第一相位值的大小，所述相位模为所述频率字累加器累加的最大值。

优选的，当所述第一相位值大于相位模，则所述第一选择器选择输出所述第一减法器输出的第一相位值与相位模的差；当所述第一相位值小于相位模，则所述第一选择器选择输出所述频率字加法器输出的所述频率控制字与第一相位值的和值，所述第一寄存器获取所述第一选择器的输出并反馈至所述频率字加法器、第一减法器以及第一比较器。

优选的，还包括：相位加法器，第二寄存器，第二减法器，第二比较器，第二选择器以及第三寄存器，所述相位加法器的输入端连接所述第一寄存器的输出端，其输出端连接第二寄存器的输入端，所述第二寄存器的输出端分别连接第二减法器，第二比较器以及第二选择器的输入端，所述第二减法器的输出端连接所述第二选择器的输入端，所述第二比较器的输出端连接所述第二选择器的控制端，所述第二选择器的输出端连接所述第三寄存器的输入端。

优选的，所述相位加法器获取起始相位以及第一寄存器输出的第一相位值，用于计算所述起始相位与第一相位值的和值并输出至第二寄存器，由所述第二寄存器输出第二相位值；所述第二减法器获取相位模以及所述第二相位值，并计算所述第二相位值与相位模的差值；所述第二比较器获取相位模以及所述第二相位值，并比较所述相位模与第二相位值的大小，所述起始相位为所产生波形的初始相位。

优选的，所述第一寄存器、第二寄存器，以及第三寄存器均连接系统采样时钟。

优选的，还包括：计算单元，连接频率字累加器，用于根据公式：Fsample计算频率控制字FreqWord；其中：Fout为所需输出频率，Fsample为系统采样时钟，Module为相位模。

优选的，所述第一寄存器、第二寄存器，以及第三寄存器均采用D触发器。

优选的，所述第一选择器以及第二选择器均采用二选一数据选择器。

本实用新型中的相位模可变的DDS电路能够根据需要的输出频率，采用出合适的频率控制字和相位模，最终生成更稳定的相位值。

附图说明

图1是现有技术中通过FPGA方式的DDS产生脉冲波的电路结构示意图；

图2是本实用新型一实施例所提供的相位模可变的DDS电路结构示意图；

图3是本实用新型另一实施例所提供的相位模可变的DDS电路结构示意图。

具体实施方式

下面将结合附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型一实施例提供一种相位模可变的DDS电路，如图2所示，包括：频率字加法器201，第一寄存器202，第一减法器203，第一比较器204以及第一选择器205；所述频率字加法器201以及第一减法器203的输出端均连接所述第一选择器205的输入端，所述第一比较器204的输出端连接所述第一选择器205的控制端，所述第一选择器205的输出端连接所述第一寄存器202的输入端，所述第一寄存器202的输出端连接所述频率字加法器201、第一减法器203以及第一比较器204的输入端。其中，频率字加法器201，第一寄存器202共同构成频率字累加器。具体的实施例中，所述频率字加法器201获取频率控制字FreqWord以及第一寄存器202输出的第一相位值PHASE1，并计算所述频率控制字FreqWord与第一相位值PHASE1的和值；所述第一减法器203获取相位模Module以及第一寄存器202输出的第一相位值PHASE1，并计算所述第一相位值PHASE1与相位模Module的差值；所述第一比较器204获取并比较相位模Module和所述第一寄存器202输出的第一相位值PHASE1的大小，所述相位模Module为所述频率字累加器累加的最大值。

本实用新型一具体的实施例中，所产生波形的初始相位为0，即所述DDS电路的起始相位为0，因此第一寄存器202输出的第一相位值PHASE1即为所需输出波形的相位值。通过本实用新型实施例所述的DDS电路而生成的相位值相较于现有技术中的DDS电路输出的相位值更稳定。

较佳的，当所述第一相位值大于相位模，则所述第一选择器选择输出所述第一减法器输出的第一相位值PHASE1与相位模Module的差；当所述第一相位值PHASE1小于相位模Module，则所述第一选择器选择输出所述频率字加法器输出的所述频率控制字FreqWord与第一相位值PHASE1的和值；如果第一相位值PHASE1大于相位模Module，则所述第一选择器选择输出第一相位值PHASE1与相位模Module的差值，这样有效的控制PHASE1的值在0到相位模Module之间按所述的频率控制字FreqWord为步进连续的累加变化。所述第一寄存器获取所述第一选择器的输出，作为新产生的第一相位值PHASE1，并将该第一相位值PHASE1再反馈至所述频率字加法器、第一减法器以及第一比较器，因此所述第一相位值是随着频率字加法器的累加以及第一比较器的比较结果的不同而动态变化的，但是由于该第一相位值PHASE1受到频率控制字FreqWord与相位模Module大小的共同影响，通过调整频率控制字FreqWord与相位模Module直至合适的值以使得该第一相位值PHASE1更加稳定。

其中，频率控制字FreqWord与相位模Module的参数值是通过微控制器计算，计算方式例如：如果系统采样频率Fsample为100MHz，当需要输出一个频率为0.312MHz的波形时，根据公式可以计算得到值为320.5128205128205，由于Module和FreqWord的值都必须为整数，所以为了提高输出信号频率的精度，保留小数点后6位，则比值四舍五入为320.512821，为保证这个比值关系，将module设置为320512821(十进制)，同时将FreqWord设置为1000000(十进制)，根据这个参数可以计算Fout实际为0.31199999952576MHz，可见实际输出的Fout的精度达到小数点后9位。

下面提供利用本实用新型实施例的DDS电路的实施数据结果。首先，确定需要的波形参数，例如：取采样率为100MHz，所需输出频率为8MHz的波形。即图2中的系统采样时钟Fsample为100MHz，假设初始相位为0，根据需求设相位模Module为1000(十进制)，所需输出频率Fout为8MHz，根据公式：可计算得到FreqWord频率控制字为80(十进制)。则第一寄存器202输出的第一相位值PHASE1如表一：

编号	第一相位值	编号	第一相位值
				1	0	14	40
2	80	15	120
				3	160	16	200
4	240	17	280
				5	320	18	360
6	400	19	440
				7	480	20	520
8	560	21	600
				9	640	22	680
10	720	23	760
				11	800	24	840
12	880	25	920
				13	960	26	1000

表一

本实用新型较佳的实施例中，如图3所示，具体的，所述相位模可变的DDS电路还包括：相位加法器206，第二寄存器207，第二减法器208，第二比较器209，第二选择器210以及第三寄存器211，所述相位加法器206的输入端连接所述第一寄存器202的输出端，所述相位加法器206的输出端连接第二寄存器207的输入端，所述第二寄存器207的输出端分别连接第二减法器208，第二比较器209以及第二选择器210的输入端，所述第二减法器208的输出端连接所述第二选择器210的输入端，所述第二比较器209的输出端连接所述第二选择器210的控制端，所述第二选择器210的输出端连接所述第三寄存器211的输入端。

具体的，所述相位加法器206获取起始相位以及第一寄存器202输出的第一相位值PHASE1，用于计算所述起始相位与第一相位值PHASE1的和值并输出至第二寄存器207，由所述第二寄存器207输出第二相位值PHASE2；所述第二减法器208获取相位模Module以及所述第二相位值PHASE2，并计算所述第二相位值PHASE2与相位模Module的差值；所述第二比较器209获取相位模Module以及所述第二相位值PHASE2，并比较所述相位模Module与第二相位值PHASE2的大小，所述起始相位为所产生波形的初始相位。其中，该起始相位可在相位0度～360度之间的任意值。。

在一具体的实施例中，当所述第二相位值PHASE2大于相位模Module，则所述第二选择器210选择输出所述第二减法器208输出的第二相位值PHASE2与相位模Module的差值；当所述第二相位值小于相位模，则所述第二选择器210选择输出第二寄存器207输出的起始相位与第一相位值PHASE1的和值，通过第二选择器210选择后输出的相位值一直处于0到相位模Module之间，也保证相位值以频率字为步进连续及线性的循环累加变化，最终将第二选择器210的输出作为第三寄存器211的输入并作为第三相位值PHASE3，也就是第三相位值PHASE3作为本实用新型实施例中DDS电路的输出的相位值，即所产生波形的相位值PHASE。

本实用新型实施例所述的相位模可变的DDS电路，较佳的，所述第一寄存器、第二寄存器，以及第三寄存器均连接系统采样时钟Fsample，且所述第一寄存器、第二寄存器，以及第三寄存器均采用D触发器。

本实用新型实施例所述的相位模可变的DDS电路，较佳的，所述DDS电路还包括：计算单元，连接频率字累加器，用于根据公式：计算频率控制字FreqWord；其中：Fout为所需输出频率，Fsample为系统采样时钟，Module为相位模。

本实用新型实施例所述的相位模可变的DDS电路，较佳的，所述第一选择器以及第二选择器均采用二选一数据选择器。

本实用新型实施例还提供一种相位的输出方法，包括：频率字加法器计算频率控制字与第一相位值的和值并输出至第一选择器；第一减法器计算所述第一相位值与相位模的差值并输出至所述第一选择器；第一比较器比较所述第一相位值与相位模的大小，并根据比较结果控制所述第一选择器的输出；所述第一寄存器获取所述第一选择器的输出并得到第一相位值，再将所述第一相位值反馈至频率字加法器、第一减法器以及第一比较器。因此所述第一相位值是随着频率字加法器的累加以及第一比较器的比较结果的不同而动态变化的，但是由于该第一相位值受到频率控制字与相位模大小的共同影响，通过调整频率控制字与相位模直至合适的值以使得该第一相位值更加稳定。

较佳的实施例中，当所述第一相位值大于相位模，所述第一选择器选择输出所述第一相位值与相位模相的差值；当所述第一相位值小于相位模，则所述第一选择器输出所述频率控制字与第一相位值的和值。

本实用新型实施例所述的相位的输出方法，较佳的，还包括：相位加法器计算所述第一相位值与起始相位的和值并输出至第二寄存器，由所述第二寄存器输出第二相位值至第二选择器；第二减法器计算所述第二相位值与相位模的差值并输出至所述第二选择器；第二比较器比较所述第二相位值与相位模的大小；根据比较结果控制所述第二选择器的输出；第三寄存器获取所述第二选择器的输出并得到第三相位值；其中所述起始相位为所产生波形的初始相位。具体的，所需波形的初始相位不为零。

在本实用新型一具体的实施例中，所述相位的输出方法还包括：根据所需输出频率以及公式：计算频率控制字；其中：Fout为所需输出频率，Fsample为系统采样时钟，Module为相位模，FreqWord频率控制字。

相较于传统的DDS频率字计算公式，如公式一所示，Fout为所需输出频率，2^32为32位频率字累加器的位数，Fsample为当前系统采样时钟，根据这个公式计算得到FreqWord频率字的值，根据公式可知，在传统的DDS频率字计算中只有FreqWord可变。

而本实用新型实施例所述的相位输出方法不仅频率控制字FreqWord是可变的，还增加了可变的相位模Module，在确定所需输出的频率后，频率控制字FreqWord和相位模Module大小的变化共同影响相位的输出，以使输出的相位更加稳定。

本实用新型不局限于上述最佳实施方式，任何人在本实用新型的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是具有与本申请相同或相近似的技术方案，均落在本实用新型的保护范围之内。

Claims (9)

1.一种相位模可变的DDS电路，其特征在于，包括：频率字累加器，第一减法器，第一比较器以及第一选择器；其中，所述频率字累加器还包括频率字加法器以及第一寄存器，所述频率字加法器以及第一减法器的输出端均连接所述第一选择器的输入端，所述第一比较器的输出端连接所述第一选择器的控制端，所述第一选择器的输出端连接所述第一寄存器的输入端，所述第一寄存器的输出端连接所述频率字加法器、第一减法器以及第一比较器的输入端。

2.根据权利要求1所述的相位模可变的DDS电路，其特征在于，所述频率字加法器获取频率控制字以及第一寄存器输出的第一相位值，并计算所述频率控制字与第一相位值的和值；所述第一减法器获取相位模以及第一寄存器输出的第一相位值，并计算所述第一相位值与相位模的差值；所述第一比较器获取并比较相位模和所述第一寄存器输出的第一相位值的大小，所述相位模为所述频率字累加器累加的最大值。

3.根据权利要求2所述的相位模可变的DDS电路，其特征在于，当所述第一相位值大于相位模，则所述第一选择器选择输出所述第一减法器输出的第一相位值与相位模的差；当所述第一相位值小于相位模，则所述第一选择器选择输出所述频率字加法器输出的所述频率控制字与第一相位值的和值，所述第一寄存器获取所述第一选择器的输出并反馈至所述频率字加法器、第一减法器以及第一比较器。

4.根据权利要求1所述的相位模可变的DDS电路，其特征在于，还包括：相位加法器，第二寄存器，第二减法器，第二比较器，第二选择器以及第三寄存器，所述相位加法器的输入端连接所述第一寄存器的输出端，其输出端连接第二寄存器的输入端，所述第二寄存器的输出端分别连接第二减法器，第二比较器以及第二选择器的输入端，所述第二减法器的输出端连接所述第二选择器的输入端，所述第二比较器的输出端连接所述第二选择器的控制端，所述第二选择器的输出端连接所述第三寄存器的输入端。

5.根据权利要求4所述的相位模可变的DDS电路，其特征在于，所述相位加法器获取起始相位以及第一寄存器输出的第一相位值，用于计算所述起始相位与第一相位值的和值并输出至第二寄存器，由所述第二寄存器输出第二相位值；所述第二减法器获取相位模以及所述第二相位值，并计算所述第二相位值与相位模的差值；所述第二比较器获取相位模以及所述第二相位值，并比较所述相位模与第二相位值的大小，所述起始相位为所产生波形的初始相位。

6.根据权利要求4所述的相位模可变的DDS电路，其特征在于，所述第一寄存器、第二寄存器，以及第三寄存器均连接系统采样时钟。

7.根据权利要求1所述的相位模可变的DDS电路，其特征在于，还包括：计算单元，连接频率字累加器，用于根据公式：计算频率控制字FreqWord；其中：Fout为所需输出频率，Fsample为系统采样时钟，Module为相位模。

8.根据权利要求4所述的相位模可变的DDS电路，其特征在于，所述第一寄存器、第二寄存器，以及第三寄存器均采用D触发器。

9.根据权利要求4所述的相位模可变的DDS电路，其特征在于，所述第一选择器以及第二选择器均采用二选一数据选择器。