CN1469547A - 基于fpga的高精度任意波形发生器 - Google Patents

Abstract

一种基于FPGA的高精度任意波形发生器，包括PC、EPC2、接口电路、晶振、时标控制器、相位累加器、波形RAM区、波形个数控制器、幅度直流分量控制电路、D/A转换器、低通滤波器，其中波形发生器的核心电路如接口电路、时标控制器、相位累加器、波形RAM区、波形个数控制器、幅度直流分量控制电路集成于FPGA中，且波形发生器中的时标控制器是按

对晶振信号进行分频。本发明可产生步进为0.0116Hz的正弦波、方波、矩形波、三角波及用户自定义的任意波形，且其输出信号在低频段的频率相对精度可达到很高，并保持一致，大大提高了DDS任意波形发生器在低频段的频率相对精度。

Description

基于FPGA的高精度任意波形发生器

技术领域

本发明涉及一种波形发生器，特别是指一种基于FPGA的高精度任意波形发生器。

背景技术

基于DDS的任意波形发生器具有硬件要求低、频率切换速度快、很容易提高频率分辨率等优点，现已广泛应用于自动测控系统、仪器仪表、通讯等领域。然而DDS波形存储空间不可能很大，因而由于相位截断、非均匀采样在重构波形时产生“寄生效应”的同时，也势必造成时域参数如频率、周期、初相、占空比的误差，当信号频率很低和较高时尤为突出。此外，在实际测量时，频率计测频测周一般为被测信号在设定的闸门时间或多个周期内的平均值，因此频率计测量值并不能反映微观单个周期的误差，而反映多周期的宏观效应。DDS任意波形发生器的频率微观(单周期)相对精度曲线见图4，从图中可看出，其频率相对精度在频率较低及较高时很不理想。

发明内容

本发明的目的在于提供一种高精度的任意波形发生器。

为实现上述目的，本发明包括PC、EPC2、接口电路、晶振、时标控制器、相位累加器、波形RAM区、波形个数控制器、幅度直流分量控制电路、D/A转换器、低通滤波器，所述PC用于输入波形参数数据、显示波形及控制波形的产生；EPC2为串行配置芯片，用于FPGA上电转载文件；接口电路，用于完成PC高速并行口EPP信号到FPGA内部三总线的转换和地址译码；晶振，用于产生一个精确的时钟信号，作为时标控制器的基准信号；时标控制器，用于对晶振输出的信号进行分频；相位累加器，用于在用户频率控制字、初相字的控制下，产生满足用户频率、初相要求的准相位字；波形RAM区，用于存储量化的波形幅值；波形个数控制器，用于预置波形个数的控制；幅度直流分量控制电路，用于输出幅度与直流分量的控制；D/A转换器，用于将幅度直流分量控制电路数字波形信号转换成模拟信号；低通滤波器，用于将D/A转换器的输出信号进行滤波。

上述的时标控制器是按 $z=f_r/f_{\mathrm{rz}}=f_r/\sqrt{2p_0}{f}_0$ 进行分频，式中f₀为用户所需信号频率，f_r为系统时标信号频率；p₀＝2^x，x为相位累加器位数。

由于本发明中的时标控制器是按 $z=f_r/f_{\mathrm{rz}}=f_r/\sqrt{2p_0}{f}_0$ 对晶振信号进行分频，其输出信号在低频段的频率相对精度可达到很高，并保持一致，大大提高了DDS任意波形发生器在低频段的频率相对精度。

下面结合附图及具体实施例对本发明作进一步的说明。

附图说明

图1为本发明的原理框图。

图2为本发明的具体电路图(EDA)。

图3为本发明的频率单周期相对精度曲线图。

图4为现有DDS任意波形发生器的频率单周期相对精度曲线图。

具体实施方式

参见图1，本发明包括包括PC1、EPC2 2、接口电路3、晶振4、时标控制器5、相位累加器6、波形RAM区7、波形个数控制器8、幅度直流分量控制电路9、D/A转换器10、低通滤波器11，所述PC1用于输入波形参数数据、显示波形及控制波形的产生；EPC2 2为串行配置芯片，用于FPGA上电转载文件；接口电路3，用于完成PC高速并行口EPP信号到FPGA内部三总线的转换和译码；晶振4，用于产生一个精确的时钟信号，作为时标控制器的基准信号；时标控制器5，用于对晶振输出的信号进行分频；相位累加器6，用于输出满足用户频率、初相要求的准相位字；波形RAM区7，用于存储量化的波形幅值；波形个数控制器8，用于预置波形个数的控制；幅度直流分量控制电路9，用于输出幅度与直流分量的控制；D/A转换器10，用于将幅度直流分量控制电路数字波形信号转换成模拟信号；低通滤波器11，用于将D/A转换器的输出信号进行滤波。

参见图2，图2为FPGA核中各模块的具体实施电路图，图中接口转换模块ZIEKOU完成PC机高速并行接口EPP模式信号到FPGA三总线的转换，在该模块中还对地址总线进行译码，输出其它模块所需的片选信号CS[63..0]，在AA[1..0]的配合下共有256个I/O地址。

WR32-2模块为2×32位写模块，它通过对端口D[7..0]的分时写入实现输出频率控制字k与输出信号初相字M(＝n_k)的32位数字预置。ADD32A、ADD32B为2个32位加法器，DFF32为32位锁存器，ADD32与DFF32在CLK时钟下构成了准相位字(n+n_)k生成电路，COUT为32位加法器溢出端，当Q[31..0]大于2³²-1时，COUT自动输出一个正跳变脉冲用于计数，可用来控制输出波形个数。

该相位累加器的时钟频率，来自分频模块C1的输出，CPU根据用户所需频率不同通过给C1预置相应分频系数，来输出不同的时标频率，这样可以通过调节DFF32相位累加速度和LPM-RAM的抽样频率，达到提高低频段信号的频率/周期相对精度的目的。

LPM-RAM为FPGA中的可重构RAM存储器，现设计成4K×12bit的存储器，RDEN为三态输出控制端，RDCLK为读时钟端，来自C1输出，WRAD[11..0]为写入地址，CNT12为写入地址产生器，D8-12是写入数据装配器，将ZIEKOU分2次送来的12位数据，通过双级缓冲后同步输出12位数据到LPM_RAM的DD[11..0]，CPU通过CS25产生一个写时钟WRCLK将数据写入，写入完毕WR产生的上跳使CNT12地址自动加1。在用户输入初相、频率、信号类型、幅度等参数后，CPU则自动产生一个4K×12bit的数据库存入LPM_RAM中，这一过程大约需50ms的时间，写完后在FPGA的控制下自动产生用户所需的信号，用户每改一次信号参数，RAM中数据都将被刷新。

WR32为预置波形个数模块，COM32为一个32位比较器，在C[31..0]≥D[31..0]时有A＝0，否则A＝1，DFF为波形方式选择器，在DFF输出0时，在用户将周期个数输入到WR32后，随着CNT32A对COUT的计数，当D[31..0]＞C[31..0]时，A＝1，OUTEN＝1，使波形连续输出，当D[31..0]＝C[31..0]时A＝0，则OUTEN为零，LPM-RAM的Q[11..0]变为三态禁止LPM-RAM输出；DFF输出1时恒有OUTEN＝1，故使DDS波形连续输出。

MD32为输出幅度和直流分量控制模块，通过对MD32写入输出幅度控制字N(0到4095)和直流分量控制字V_OZ(0到4095)，我们在MD32内部设计了一个12位乘法器和1个12位加法器，乘法器实现N与LPM-RAM输出的12位抽样值相乘，得到24位结果，我们只取前12位即可完成它与4096的相除，再与12位直流分量控制字相加即为MD32的输出，这样实现了输出幅度与直流分量的控制，巧妙地实现了除数为2¹²的除法操作，避免了极其耗时且耗用FPGA大量资源的除法操作。

经实验验证，本基于FPGA的高精度任意波形发生器性能指标为：波形利类为正弦波、方波、矩形波、三角波及用户自定义的任意波形；频率范围为0.0116Hz～5MHz，步进0.0116Hz，频率小于539Hz时频率微观(单周期)和宏观(多周期)精度均为2.5×10^-5，频率大于539Hz时频率宏观(多周期)精度为1.5×10^-5；输出幅度为-8V～8V、步进5mV；初相0°～360°、步进0.088°，初相误差小于0.088°；占空比0～1，步进0.025％，在频率小于200KHz时占空比绝对误差小于1％，400KHz～1MHz时占空比绝对误差小于4.1％；波形个数和直流分量步进可调。

Claims (2)

1、一种基于FPGA的高精度任意波形发生器，其特征在于：包括PC、EPC2、接口电路、晶振、时标控制器、相位累加器、波形RAM区、波形个数控制器、幅度直流分量控制电路、D/A转换器、低通滤波器，所述PC用于输入波形参数数据、显示波形及控制波形的产生；EPC2为串行配置芯片，用于FPGA上电转载文件；接口电路，用于完成PC高速并行口EPP信号到FPGA内部三总线的转换和地址译码；晶振，用于产生一个精确的时钟信号，作为时标控制器的基准信号；时标控制器，用于对晶振输出的信号进行分频；相位累加器，用于在用户频率控制字、初相字的控制下，按其输入的时钟产生满足用户频率、初相要求的准相位字；波形RAM区，用于存储量化的波形幅值；波形个数控制器，用于预置波形个数的控制；幅度直流分量控制电路，用于输出幅度与直流分量的控制；D/A转换器，用于将幅度直流分量控制电路数字波形信号转换成模拟信号；低通滤波器，用于将D/A转换器的输出信号进行滤波。

2、根据权利要求1所述的基于FPGA的高精度任意波形发生器，其特征在于：所述的时标控制器按 $z=f_r/f_{\mathrm{rz}}=f_r/\sqrt{2p_0}{f}_0$ 进行分频，式中f₀为用户所需信号频率，f_r为系统时标信号频率；p₀＝2^x，x为相位累加器位数。