CN109525256A - 一种基于fpga的窄过渡带滤波器组的信道化发射结构 - Google Patents

Abstract

本发明涉及涉及数字通信和雷达技术领域，具体涉及一种基于FPGA的窄过渡带滤波器组的信道化发射结构。首先DDS模块产生不同种类的信号，复乘后输入IFFT模块进行变换，将输出数据输入多相结构的屏蔽滤波器H_Ma，k‑1(z)和H_Mc，k‑1(z),k＝1,2,...,K对中进行滤波，再进行K倍内插和延时相加，最后经过上下支路的插值滤波器H_a(z^L)和H_c(z^L)输出结果。本发明利用频率响应屏蔽技术能够得到的具有窄过渡带的信道化发射结构，具有更低的计算复杂度，以降低FPGA中硬件乘法器资源的消耗，易于工程实现。

Description

一种基于FPGA的窄过渡带滤波器组的信道化发射结构

技术领域

本发明涉及数字通信和雷达技术领域，具体涉及一种基于FPGA的窄过渡带滤波器组的信道化发射结构。

背景技术

随着无线数字通信等电子领域相关产业的不断发展，发射机的设计也随之有了较大发展，信道化发射机能够实现多个不同种类、不同频段信号的同时发射，解决了传统发射机需要多部发射机构成一个发射机矩阵进行发射多信号问题。其不仅能同时调制发射多路不同载波、不同调制样式、不同带宽的信号，还可以做到全信道发射，而且具有很高的运算效率，实时处理能力强，结构简单。

由于在信道化发射机中往往会涉及原型滤波器滤波器组的设计，若滤波器的过渡带设计的较宽，当信号处于相邻信道交界处，往往会使得信号产生严重失真，使频谱利用率也大大降低，也难以判断信号所处的具体信道。若将滤波器过渡带设计的过窄，在现场可编程门阵列(Field-Programmable Gate Array,FPGA)中，窄过渡带滤波器的实现又会使得滤波器阶数过高，硬件资源消耗巨大，甚至导致FPGA资源不足。

目前数字信道化方面，文献《宽带数字信道化接收机在FPGA中的实现》和《基于傅立叶变换的数字信道化及相关技术》属于信道化接收机方面研究，均是在多相滤波器组结构下的设计研究。

申请号为CN201610133236.1的专利，一种FRM窄过渡带滤波器组结构，将FRM技术应用于接收机结构中，并非发射机结构，与本发明专利应用结构有较大差别；文献《一种基于SDR可重构多通道雷达发射机》给出的是一种基于软件无线电构架的信道化发射机，其核心在于软件可重构特点，其结构依然是多相滤波器组结构，与本发明专利有别。

发明内容

本发明的目的在于提供一种基于FPGA的窄过渡带滤波器组的信道化发射结构，利用频率响应屏蔽技术(Frequency Response Masking,FRM)对信道化发射机的滤波器进行优化，得到的具有窄过渡带的信道化发射结构，具有更低的计算复杂度，以降低FPGA中硬件乘法器资源的消耗，易于工程实现。

本发明实施例提供一种基于FPGA的窄过渡带滤波器组的信道化发射结构，包括：

DDS信号产生模块：DDS信号产生模块，用于产生不同种类以及信号中心频率、频带宽度、调制时间参数可自由设置的信号，得到初始信号；

复数乘法模块：复数乘法模块，用于根据所述的DDS信号产生模块得到的初始信号采用分别与k＝1,2,...,K进行复数乘法，得到复乘后的数据；

并行快速傅里叶变换模块：并行快速傅里叶变换模块，用于根据所述的复数乘法模块得到的复乘后的数据进行并行快速傅里叶变换，得到变换后的数据；

多相屏蔽滤波器滤波组模块：多相屏蔽滤波器滤波组模块，用于根据所述的并行快速傅里叶变换模块得到的变换后的数据采用分别输入多相结构屏蔽滤波器组H_Ma，k-1(z),k＝1,2,...,K及对应其下支路滤波器H_Mc，k-1(z),k＝1,2,...,K的方法进行滤波处理，得到滤波后的数据；

并串转换模块：并串转换模块，用于根据所述的多相屏蔽滤波器滤波组模块得到的滤波后的数据进行先K倍插值、再延时相加的处理，得到仅数据速率变为原来K倍的上下两支路信号处理数据；

插值滤波器滤波模块：插值滤波器滤波模块，用于根据所述的并串转换模块得到的上下两支路信号处理数据进行作差处理，将作差处理的数据进行滤波处理，将滤波处理的数据与下支路数据延时(N_a0-1)L/2单位后的数据相加，得到最后输出结果y(n)；

所述一种基于FPGA的窄过渡带滤波器组的信道化发射结构，具体是基于频率响应屏蔽技术(Frequency Response Masking,FRM)优化信道化发射机的滤波器，其中，所述的滤波器其过渡带窄，硬件资源消耗少，计算复杂程度低；

所述DDS信号产生模块，具体用于：

产生不同种类以及信号中心频率、频带宽度、调制时间参数可自由设置的信号，得到初始信号；

其中，所述初始信号包括调频信号、线性调频信号、二进制移频键控信号；所述DDS信号产生模块使用浮点转定点原理，根据DDS原理频率控制字为：

f_word＝f_out·2^N/f_clk

上式中，f_clk为采样时钟，f_out为期望输出的频率，N为相位累加器的位数；

所述复数乘法模块，具体用于：

根据所述的DDS信号产生模块得到的初始信号采用分别与k＝1,2,...,K进行复数乘法，得到复乘后的数据；

其中，所述复数乘法公式中，a＝(N_Mac-1)/2，N_Mac为屏蔽滤波器H_Ma(z)的阶数，K为信道数；

所述插值滤波器滤波模块，具体用于：

根据所述的并串转换模块得到的上下两支路信号处理数据进行作差处理，将作差处理的数据进行滤波处理，将滤波处理的数据与下支路数据延时(N_a0-1)L/2单位后的数据相加，得到最后输出结果y(n)；

其中，所述插值滤波器为H_a(z)半带滤波器，阶数为N_a0，L为滤波器H_a(z)插值倍数；

本发明的有益效果在于：

1.本发明采用信号生成采用DDS技术，能够产生多种信号同时频率分辨率高、相位可控、转换速度快、输出信号无电流脉冲叠加，设计中为信号参数设置预留端口，可以方便信号参数设置；

2.本发明采用信道化技术将输出信号频带划分成多个独立的子带信道，进行并行处理，能够有效降低FPGA硬件处理的速度，解决发射机系统硬件处理速率不匹配的问题，便于工程实现；

3.本发明采用能够在同一时刻利用一路通道进行多种不同类型、不同频段信号的产生，以FPGA作为硬件平台，对信道化信号的产生进行实际验证，验证了工程实现的可能性

4.本发明采用基于频率响应屏蔽技术设计滤波器组，相比于一般的原型滤波器多相分解结构实现的多相滤波，其能够实现窄过渡带的滤波器设计，同时设计的滤波器阶数不高，计算简单，消耗硬件资源较少，更易于工程实现；由于所设计的滤波器过渡带较窄，因此有效的降低了由于信号处于滤波器过渡带而导致信号失真的概率，同时也能够减少信道之间的混叠，进而优化信道化发射机模型。

附图说明

图1为一种基于FPGA的窄过渡带滤波器组的信道化发射结构框图；

图2为本发明FRM基本结构图；

图3为本发明各滤波器设计幅频响应图；

图4为本发明DDS产生不同输入信号框图；

图5为本发明FPGA生成不同种类信号图；

图6为本发明Matlab仿真频谱图；

图7为本发明FPGA生成信道化发射机发射信号频谱图；

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明做进一步描述：

图1为一种基于FPGA的窄过渡带滤波器组的信道化发射结构框图；

图2为本发明FRM基本结构图；

其中，H_c(z)为H_a(z)的线性相位的互补滤波器。

图3为本发明各滤波器设计幅频响应图；

其中，(a)为原型插值滤波器H_a(z)幅频响应、(b)为原型屏蔽滤波器幅频响应、(c)为FRM合成的窄过渡带低通滤波器幅频响应、(d)为所设计的FRM窄过渡带8个滤波器组幅频响应。

图4为本发明DDS产生不同输入信号框图；

图5为本发明FPGA生成不同种类信号图；

图6为本发明Matlab仿真频谱图；

图7为本发明FPGA生成信道化发射机发射信号频谱图。

本发明的技术方案是这样实现的：

图1给出了本发明基于FRM的一种窄过渡带滤波器组发射机实现框图，该结构中，a＝(N_Mac-1)/2，N_ao为原型滤波器H_a(z)阶数，信道数为K，H_Ma,k(z)和H_Mc,k(z)k＝0,1,...(K-1)分别为上下支路屏蔽滤波器的多相结构。为了便于后续推导，首先给出由图2基于FRM的窄过渡带滤波器组的结构。FRM技术的设计思想是先将原型滤波器进行插值获得窄过渡带的滤波器，然后通过屏蔽滤波器滤掉插值带来的镜像。由图2可知FRM的等效H(z)可表示为：

H(z)＝H_a(z^L)H_Ma(z)+H_c(z^L)H_Mc(z) (1)

H_a(z)为H_c(z)的线性相位的互补滤波器，分别为上下支路插值前原型滤波器；H_Ma(z)和H_Mc(z)分别为上下支路的屏蔽滤波器。

假设P(z)为FRM的原型滤波器，由公式(1)可知其可表示为：

P(z)＝H_ap(z^L)H_Map(z)+H_cp(z^L)H_Mcp(z) (2)

H_ap(z)的滤波器长度分别为N_ao，H_Map(z)和H_Mcp(z)的滤波器长度为N_Ma。互补滤波器H_cp(z)满足；

H_cp(z)＝1-H_ap(z) (3)

由线性相位因果关系可得：

其中N_Mac＝MAX{N_Ma,N_Mc}，H_ao(z)，H_co(z)，H_Ma(z)和H_Mc(z)代表对应的因果滤波器。

对于一个原型滤波器H(z)，对其进行均匀复数调制，则第k条支路的滤波器H_k(z)有如下关系：

同理对式(2)滤波器进行均匀复数调制得：

式(9)中a₁＝(N_a0-1)L/2，a＝(N_Mac-1)/2，以及W_K＝e^-j2π/K。

设插值倍数L为K的整数倍，由于H_ao(z)是经过L插值产生了L个镜像，所以有：

对和进行多相分解可得：

结合公式(9)、(10)和(11)可得：

接下来是对信道化发射机的结构推导，为了实现信道化思想，考虑的是直接移频法，即分别对多个需要发送的复信号m₀(k)、、m₁(k)…m_K-1(k)同时进行I倍的内插上变频，然后对所得信号进行低通滤波，除去镜像分量后得到所需要基频信号m₀(k)、、m₁(k)…m_K-1(k)，然后将其分别与对应的相乘进行调制到不同频段，将所有信号通过一个加法器得到y(n)进行输出，但是直接移频法虽然能实现发射机信道化思想，但实际上还是一种多通道并行思路，未达到简化结构的目的，同时在滤波前进行K倍内插上变频，使得大量数据处理在高速率下进行，不利于工程实现。在直接移频法的基础上进行推导如下：

其中x'_i(n)为x(n)的K倍插值。公式(13)进行Z变换后可得：

将式(12)代入(14)可得：

其中

其中，X'_m(z)H_Ma.m(z)H_a(z^L)是X'_m(z)H_Ma.m(z)H_a(z^L/K)的K倍插值，下支路同理，因此我们最后可由式(16)得到相应的窄过渡带滤波器组信道化发射结构如图1所示。

基于图1所示的信道化发射结构，在Matlab仿真验证中设置400MHz的采样频率，信道数为K＝8，FRM原型滤波器内插值为L＝8。如图3所示，图(a)为设计的原型插值滤波器H_a(z)，采用半带滤波器设计归一化通带截止频率和阻带截止频率分别为0.46和0.54，滤波器系数为N_a0＝59；图(b)为根据计算得到相应的屏蔽滤波器，阶数N_Ma＝53，通带截止频率和阻带截止频率分别为0.0625和0.1875；图(c)为得到相应的FRM滤波器，归一化通带截止频率和阻带截止频率分别为0.12和0.13；(d)为所设计的FRM窄过渡带8个滤波器组。发射机框图中的IDFT模块可以用IFFT模块来代替来减低计算量。而位于后端的插值滤波器H_a(z^L)插值倍数为L,插入零值并不会增加计算量。并且H_a(z)可以设计成半带滤波器，这样滤波器系数有一半零值，计算量又减少一半。为提高系统的适用性，在高速率的雷达系统中，H_a(z^L)可以设计成并行运算的滤波器来满足速率要求。

在所设计的信道化发射机结构中，由于乘法是主要的计算来源，本发明在控制滤波器组过渡带、通带阻带相同的条件下比较了硬件实现所需乘法器数量。通过表1的计算量对比可以发现，本发明中的信道化发射结构在计算量上有较大降低，硬件资源占用较少，易于工程实现。

表1计算复杂度对比

图4以线性调频信号为例，给出了利用DDS原理产生信号的框图，线性调频信号与普通信号的区别在于信号频率随着时间而增加，因此在DDS生成一般正弦信号的基础上，利用频率控制字累加模块进行频率的累加，通过输入端口输入的信号起始频率以及带宽，确定相应的起始频率控制字以及频率控制字步进值，通过一个计数模块控制输出信号的具体长度，当整个DDS模块使能一拍后便开始信号的输出，当输出长度到达预设值时，便停止信号输出。

图5为FPGA生成不同种类信号仿真图，利用QuartusII软件中的Rom IP核加载所需信号的mif文件，利用DDS原理生成信号如图5所示。由仿真图可以看出，预设的四种输入信号即线性调频信号、单载波正弦信号、调频信号以及二进制移频键控信号，同时能够通过模块预留端口进行信号相应参数的设置。信号参数如下：

线性调频信号：0-20MHz实线性调频信号；

单载波正弦信号：频率为1MHz复数正弦信号；

调频信号FM：载频7.5MHz；

二进制移频键控信号：载频0(5MHz)，载频1(20MHz)；

图6为Matlab仿真频谱图，输入为图5的四种信号，输入信号占用信道1、2、3、4，信道5、6、7、8用来存放信道1、2、3、4对应的镜像，所以信道5、6、7、8输入信号为0。结合输入的四种信号类型可以看出，输出信号y(n)的频谱为四种不同输入信号的频谱，同时四种不同信号所在频段也各不相同，信道化信号实现效果较好，同时也证明图1基于FRM的一种窄过渡带滤波器组信道化发射机结构框图设计无误。

图7为FPGA所生成的信道化发射机输出信号的频谱图，当所设计系统进行数据输出时，为了验证设计正确性，在testbench测试文件中利用$fopen函数创建一个文本文件，然后等待输出标志信号的到来，延迟后依次将输出信号写到此文本文件里面，输出结束后得到包含输出数据的文本文件，然后在Matlab中调用此文本文件，随后对其进行IFFT变换观察输出频谱。由于FPGA只能够进行定点运算，而Matlab是浮点运算，因此图7对比图6所示频谱图稍有误差，但是在误差范围内，能够验证一种窄过渡带滤波器组的信道化发射结构设计无误。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；本领域人员对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，均属于本发明所要保护的技术范畴，本发明具体的保护范围以权利要求书的记载为准。

Claims (5)

1.一种基于FPGA的窄过渡带滤波器组的信道化发射结构，其特征在于，包括：

DDS信号产生模块：DDS信号产生模块，用于产生不同种类以及信号中心频率、频带宽度、调制时间参数可自由设置的信号，得到初始信号；

复数乘法模块：复数乘法模块，用于根据所述的DDS信号产生模块得到的初始信号采用分别与进行复数乘法，得到复乘后的数据；

并行快速傅里叶变换模块：并行快速傅里叶变换模块，用于根据所述的复数乘法模块得到的复乘后的数据进行并行快速傅里叶变换，得到变换后的数据；

多相屏蔽滤波器滤波组模块：多相屏蔽滤波器滤波组模块，用于根据所述的并行快速傅里叶变换模块得到的变换后的数据采用分别输入多相结构屏蔽滤波器组H_Ma，k-1(z),k＝1,2,...,K及对应其下支路滤波器H_Mc，k-1(z),k＝1,2,...,K的方法进行滤波处理，得到滤波后的数据；

并串转换模块：并串转换模块，用于根据所述的多相屏蔽滤波器滤波组模块得到的滤波后的数据进行先K倍插值、再延时相加的处理，得到仅数据速率变为原来K倍的上下两支路信号处理数据；

插值滤波器滤波模块：插值滤波器滤波模块，用于根据所述的并串转换模块得到的上下两支路信号处理数据进行作差处理，将作差处理的数据进行滤波处理，将滤波处理的数据与下支路数据延时(N_a0-1)L/2单位后的数据相加，得到最后输出结果y(n)。

2.根据权利要求1所述的一种基于FPGA的窄过渡带滤波器组的信道化发射结构，其特征在于，所述基于FPGA的窄过渡带滤波器组的信道化发射结构，具体是基于频率响应屏蔽技术(Frequency Response Masking,FRM)优化信道化发射机的滤波器，其中，所述的滤波器其过渡带窄，硬件资源消耗少，计算复杂程度低。

3.根据权利要求1所述的一种基于FPGA的窄过渡带滤波器组的信道化发射结构，其特征在于：所述DDS信号产生模块，具体用于：

产生不同种类以及信号中心频率、频带宽度、调制时间参数可自由设置的信号，得到初始信号；

其中，所述初始信号包括调频信号、线性调频信号、二进制移频键控信号；所述DDS信号产生模块使用浮点转定点原理，根据DDS原理频率控制字为：

f_word＝f_out·2^N/f_clk

上式中，f_clk为采样时钟，f_out为期望输出的频率，N为相位累加器的位数。

4.根据权利要求1所述的一种基于FPGA的窄过渡带滤波器组的信道化发射结构，其特征在于：所述复数乘法模块，具体用于：

根据所述的DDS信号产生模块得到的初始信号采用分别与进行复数乘法，得到复乘后的数据；

其中，所述复数乘法公式中，a＝(N_Mac-1)/2，N_Mac为屏蔽滤波器H_Ma(z)的阶数，K为信道数。

5.根据权利要求1所述的一种基于FPGA的窄过渡带滤波器组的信道化发射结构，其特征在于：所述插值滤波器滤波模块，具体用于：

根据所述的并串转换模块得到的上下两支路信号处理数据进行作差处理，将作差处理的数据进行滤波处理，将滤波处理的数据与下支路数据延时(N_a0-1)L/2单位后的数据相加，得到最后输出结果y(n)；

其中，所述插值滤波器为H_a(z)半带滤波器，阶数为N_a0，L为滤波器H_a(z)插值倍数。