CN104460444B

CN104460444B - 基于广义相关系数的fpga运算电路

Info

Publication number: CN104460444B
Application number: CN201410660263.5A
Authority: CN
Inventors: 徐维超; 林宝洪; 马如豹; 章云
Original assignee: Guangdong University of Technology
Current assignee: Guangdong University of Technology
Priority date: 2014-11-18
Filing date: 2014-11-18
Publication date: 2017-05-10
Anticipated expiration: 2034-11-18
Also published as: CN104460444A

Abstract

本发明公开了一种基于广义相关系数的FPGA(现场可编程门阵列)运算电路，其架构组成包括：阵列乘法累加器、移位寄存器、乘法器、流水线、开方器、除法器，寄存器。当环境噪声中含有脉冲噪声成分时，匹配滤波器基本失效，而广义相关系数所囊括的SR(斯皮尔曼秩次相关系数)和KT(肯德尔秩次相关系数)，在脉冲噪声干扰下仍能表现出极佳的稳健性；利用FPGA丰富的逻辑资源和高速的并行处理能力，该运算电路实现了基于SR、KT、PPMCC(积矩相关系数)的实时、快速的信号相关处理，可应用于雷达、声纳测距和GNSS(全球导航卫星系统)信号捕获、跟踪等信号处理技术。

Description

基于广义相关系数的FPGA运算电路

技术领域

本发明利用FPGA内部逻辑电路的可编程性以及快速的并行运算能力来实现一种高动态、实时的相关运算电路，并应用于雷达、声纳测距以及GNSS信号的捕获和跟踪。

背景技术

在通信领域，信号相关，是雷达、声纳测距和GNSS信号捕获、跟踪等信号处理技术的核心环节。相关是一种在噪声背景下检测已知信号的方法，其广泛应用于雷达和声纳测距、GNSS信号的捕获和跟踪。目前，相关器的设计实现通常采用匹配滤波器。匹配滤波器是一种针对加性高斯白噪声的最佳线性滤波器，其输出信号信噪比达到最大，为最优线性滤波器。且其在时域运算的电路结构简单，为一乘法器与累加器，因此得到了广泛的应用。然而在真实环境中，背景噪声通常伴随着除加性高斯白噪声以外的其它噪声成分，其中，脉冲噪声是最为典型的环境噪声成分之一，可以由云层放电、通信系统的电气开关和继电器状态改变、雷达天线发射的无线电波等原因产生。由于接收信号中混入了脉冲噪声，当相关片段内的脉冲噪声达到一定量时，在对应的相关运算周期内其输出信噪比急剧下降，此时，匹配滤波器的性能随之下降，甚至失效。

在统计信号处理领域，相关是表征两路信号之间统计关系强弱的指标，其定量描述的经典方法有3种，PPMCC(皮尔逊积矩相关系数)、SR(斯皮尔曼秩次相关系数)以及KT(肯德尔秩次相关系数)。相关的文献证明：PPMCC的算法的时间复杂度与信号长度成正比，运算速度快，可以满足实时性要求，但当信号存在脉冲噪声时，其性能急剧恶化；相比于PPMCC，SR和KT的运算效率较低，但是KT和SR利用了数据的排序信息来获得对信号中伴随的脉冲噪声的稳健性。

广义相关系数揭示了PPMCC、KT、SR三者的内在联系。令表示n对原始数据，对X_i进行升序排列，得到序列假设X_j位于序列中的第k个位置，则定义数字k为X_j的秩次，记为P_j。类似地可以定义Y_j的秩次并记为Q_j。记sgn(·)为符号函数，则广义相关系数定义为：

(1)当a_ij＝X_j-X_i以及b_ij＝Y_j-Y_i时，导出PPMCC；

(2)当a_ij＝P_j-P_i以及b_ij＝Q_j-Q_i时，导出SR；

(3)当a_ij＝sgn(X_j-X_i)以及a_ij＝sgn(Y_j-Y_i)，导出KT。

FPGA(Field－Programmable Gate Array)，即现场可编程逻辑门阵列，是一种半定制的集成电路。FPGA内部丰富的逻辑资源和高性能的数学运算模块(如乘法器、乘累加器)使其具备了实现快速并行运算的能力，其内部逻辑的可编程性又决定了设计实现的电路结构的灵活性。因此，利用FPGA可以设计实现一种实时、高动态的集中式复杂数学运算电路。

发明内容

本发明的目的在于避免现有技术中的不足而提出一种基于广义相关系数的FPGA运算电路，该运算电路实现了广义相关系数所囊括的SR、KT和PPMCC三种相关系数，其中，引入SR和KT作为通信领域信号相关的度量工具，很好地解决了匹配滤波器在信号混杂脉冲噪声时性能恶化的问题，利用FPGA丰富的逻辑资源和高速的并行处理能力，可以实现基于SR、KT和PPMCC的实时、快速的信号相关处理，可应用于雷达、声纳测距和GNSS信号捕获、跟踪等信号处理技术。

本发明的目的通过以下技术方案实现：

提供一种基于广义相关系数的FPGA运算电路，包括：

阵列乘法累加器，用于计算T₁、T₂和T₃，其中，

移位寄存器，用于分时寄存T₁、T₂和T₃；

乘法器，用于计算T₂×T₃；

开方器，用于计算

除法器，用于计算

流水线，用于暂存中间运算结果；

控制单元，用于时序控制阵列乘法累加器；

Γ_D寄存器，用于寄存最终运算结果；

信号在送入该电路后执行的运算步骤为：

1、信号x_i、y_i(i＝1…n)同时送入阵列乘法累加器，在控制单元控制下，分时完成并送入移位寄存器中；

2、步骤1中得到的同时送入乘法器中，完成并送入流水线中，完成一级缓存；

3、步骤2中得到的送入开方器中，完成并送入流水线中，完成二级缓存；

4、步骤3和步骤1中得到的和送入除法器中，完成

5、步骤4中得到的运算结果送入Γ_D寄存器中，整个操作完成。

其中，所述阵列乘法累加器包括：

排序电路，用于升序排列输入信号x_i、y_i，返回x_i、y_i的秩次P_i、Q_i；

多路开关，用于选通x_i、y_i和P_i、Q_i；

行、列存储块，用于串行寄存x_i、y_i或者并行寄存P_i、Q_i，其支持块寻址；

比较器/减法器阵列，用于计算PPMCC和SR时，比较器/减法器切换为减法器，用于计算KT时，比较器/减法器切换为比较器；

流水线，用于暂存中间运算结果；

乘法器，用于计算a_ij×b_ij,i,j＝1…n；

加法器·树，用于计算

累加器，用于累加寄存中间运算结果；

信号在送入该电路执行的运算步骤为：

1、信号x_i、y_i(i＝1…n)同时送入排序电路，得到P₁…P_n、Q₁…Q_n；

2、当计算SR时，切换多路开关选通P₁…P_n、Q₁…Q_n进入后级电路，当计算PPMCC或者KT时，则选通信号x_i、y_i进入后级电路；

3、步骤2中得到的结果送入行、列存储块中，完成一级缓存；

4、当计算SR或者PPMCC时，切换比较器/减法器为减法器模式，进行减法运算，当计算KT时，则切换为比较器模式，进行比较运算，得到的结果a_ij、b_ij送入流水线中，完成二级缓存；

5、步骤4中得到的结果送入乘法器中，得到a_ij×b_ij(i,j＝1…n),并送入流水线中，完成三级缓存；

6、步骤5中得到的结果送入加法器·树中，得到

7、步骤6中得到的结果送入累加器中，当阵列乘法累加器启用分时复用时，则完成多次运算结果的累加，并得到最终结果。

其中，所述阵列乘法累加器采用分时复用方法以实现任意长度n的相关运算，其把(a_ij)_n×n、(b_ij)_n×n平均分割成K对子块，每一对子块为(a_ij)_m×m、(b_ij)_m×m，其中n为需要实现的相关长度，m为FPGA器件所能够实现的长度；每一对子块由阵列乘法累加器完成在控制单元的作用下，按照一定的时序遍历K对子块，最后累加器的输出结果即为

本发明的有益效果：

(1)、引入KT和SR作为通信上信号相关的度量工具，能够很好地解决匹配滤波器在信号混杂脉冲噪声时性能恶化的问题。

(2)、设计的基于广义相关系数的FPGA运算电路，囊括了SR、KT和PPMCC三种相关系数，充分体现了该电路架构的灵活性。

(3)、充分利用FPGA高性能的并行处理能力，实现实时、高动态的基于SR、KT和PPMCC的信号相关处理。

(4)、该运算电路能够应用于雷达、声纳测距和GNSS信号捕获、跟踪等信号处理技术，充分体现了本发明的实用性。

附图说明

利用附图对本发明作进一步说明，但附图中的实施例不构成对本发明的任何限制，对于本领域的普通技术人员，在不付出创造性劳动的前提下，还可以根据以下附图获得其它的附图。

图1为本发明的基于广义相关系数的FPGA运算电路架构图。

图2为本发明的阵列乘法累加器的电路架构图。

图3为本发明的阵列乘法累加器的分时复用方法示意图。

具体实施方式

为了使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施例对本发明作进一步详细的描述，需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。

本发明把SR、KT、PPMCC引入到通信领域中作为信号相关的度量工具，以解决匹配滤波器在信号混杂脉冲噪声时性能恶化的问题，其中，PPMCC作为SR、KT和匹配滤波器的性能的对比参考。另一方面，广义相关系数揭示了SR、KT、PPMCC三种相关系数之间的内在联系，那么从其定义式中出发，可以设计一种FPGA运算电路，以完成基于这三种相关系数的实时、快速的信号相关处理。本发明采用自顶向下的硬件设计思想，逐步完成该运算电路的设计。

令代入定义式(1)，可以得到：「而对于T₁、T₂和T₃，其运算结构可以看作是两个n阶方阵上的对应元素进行相乘后再累加，因此，从定义式的整体结构出发，采用图1所示的在FPGA上实现的用于计算广义相关系数的硬件电路架构，包括：

阵列乘法累加器，用于计算T₁、T₂和T₃；

移位寄存器(Tapped Delay Line)，用于分时寄存T₁、T₂和T₃；

乘法器(Multipliers)，用于计算T₂×T₃；

开方器(SQRT)，用于计算

除法器(Divider)，用于计算

流水线(Pipe Line)，用于暂存中间运算结果；

控制单元(Control Unit)，用于时序控制阵列乘法累加器；

Γ_D寄存器，用于寄存最终运算结果；

信号在送入该电路后执行的运算步骤为：

4、步骤3和步骤1中得到的和送入除法器中，完成

展开T₁、T₂和T₃，其运算结构皆可看作两个n阶方阵上的对应元素相乘后再累加，而两个方阵上的元素a_ij、b_ij可以视为某种基本运算，该基本运算的类型决定了广义相关系数导出PPMCC、KT和SR三种相关系数中的哪一种。因此，采用图2所示的在FPGA上实现的用于计算T₁、T₂和T₃的阵列乘法累加器的硬件电路架构，所述阵列乘法累加器包括：

排序电路(Sort)，用于升序排列输入信号x_i、y_i，返回x_i、y_i的秩次P_i、Q_i；

多路开关(MUX)，用于选通x_i、y_i和P_i、Q_i；

行、列存储块(Mc、Mr)，用于串行寄存x_i、y_i或者并行寄存P_i、Q_i，其支持块寻址；

比较器/减法器(Sgn/Subtractor)，用于计算PPMCC和SR时，比较器/减法器切换为减法器，用于计算KT时，比较器/减法器切换为比较器；

流水线(Pipe Line)，用于暂存中间运算结果；

乘法器(Multipliers)，用于计算a_ij×b_ij,i,j＝1…n；

加法器·树(Adders Tree)，用于计算

累加器(Accumulator)，用于累加寄存中间运算结果；

信号在送入该电路执行的运算步骤为：

6、步骤5中得到的结果送入加法器·树中，得到

该电路架构通过配置多路开关与比较器/减法器来实现PPMCC、KT和SR的计算，而无需为每一种相关系数设计一种运算电路，充分体现了该架构的灵活性。

在利用KT、SR和PPMCC作长度为n的相关运算时，能否实现全并行相关的关键在于即图2所示阵列乘法累加器，而全并行完成所需FPGA逻辑资源为n²个a_ij运算单元、n²个b_ij运算单元以及拥有n²个输入的加法器·树。由于现有的FPGA器件逻辑资源的有限性，无法保证实现任意长度n的相关运算，因此，所述阵列乘法累加器采用图3所示的分时复用方法，以实现任意长度n的相关运算，其把(a_ij)_n×n、(b_ij)_n×n平均分割成K对子块，每一对子块为(a_ij)_m×m、(b_ij)_m×m，其中n为需要实现的相关长度，m为FPGA器件所能够实现的长度；每一对子块由阵列乘法累加器完成在控制单元的作用下，按照一定的时序遍历K对子块，最后累加器的输出结果即为

本发明采用自顶而下的硬件描述设计思想，按以下步骤逐步搭建实现广义相关系数的FPGA运算电路：

1、定义各个模块的接口，对各个模块进行行为级建模，用例化的方式按图1所示连接各个模块，并进行行为级仿真验证。

2、对各个模块进行寄存器传输级(RTL)建模，实现具体功能：

1)、移位寄存器(Taped Delay Line)，使用带抽头输出的寄存器组实现；

2)、乘法器(Multipliers)，采用以下两种方式实现：

a)、使用FPGA上的嵌入式乘法器；

b)、使用FPGA上的存储块实现全变量模式的软乘法器。

3)、流水线(Pipe Line)，使用寄存器组实现；

4)、开方器(SQRT)，使用Altera Integer Arithmetic Megafunctions(阿尔特拉整型算术宏)中的ALTSQRT实现；

5)、除法器(Divider)，使用Altera Integer Arithmetic Megafunctions中的LPM_DIVIDE(除法器)实现；

6)、阵列乘法累加器,采用如图2所示的硬件架构实现：

a)、排序电路(Sort)：采用快速排序算法，对x_i、y_i按升序方式进行快速排序，并得到相应的秩次P_i、Q_i；

b)、多路选择开关(MUX)：采用4选2多路选择开关，对x_i、y_i、P_i、Q_i进行选通；

c)、行、列存储块(Mc、Mr)：支持并行装载P₁……P_n、串行装载x_i、y_i，支持块寻址；

d)、比较器/减法器(Sgn/Subtractor)：例化n²个比较器/减法器，其中比较器完成符号函数功能，减法器完成减法器功能，每个比较器/减法器能够在比较器与减法器之间切换，当启用分时复用模式时，能够选择性地关闭子块中某些行列比较器/减法器；

e)、加法器·树(Adders Tree)：使用具有n²个输入的加法器·树实现；

f)、累加器(Accumulator)：累加寄存子块的运算结果

7)、控制单元(Control Unit)，实现以下几种功能：

a)、提供多路开关的选通信号：计算SR时，选通P_i与Q_i，计算PPMCC与KT时，选通x_i、y_i；

b)、提供比较器/减法器切换信号：计算SR和PPMCC时，切换为减法器，计算KT时，切换为比较器；

c)、提供(a_ij)_n×n、(b_ij)_n×n行列使能信号：当阵列乘法累加器处于分时复用模式，且(a_ij)_n×n、(b_ij)_n×n无法整分成K对子块(a_ij)_m×m、(b_ij)_m×m时，在遍历子块期间，需要关闭子块中没有使用到的行列比较器/减法器；

d)、提供流水线和累加器的清零信号：当阵列乘法累加器处于分时复用模式下，且准备开始下一片段信号相关时，需要清空流水线和累加器；

e)、提供行、列存储块的装载模式信号：当计算SR时，装载信号设置为并行装载模式，即把P_i、Q_i并行装入行、列存储块中；当计算KT和PPMCC时，装载信号设置为串行装载模式，即把X_i、Y_i逐个移入行、列存储块中；

f)、提供如图3所示的分时复用方法：在一定时序作用下，对行、列存储块中的存储块进行循环寻址，并把寻址块的内容组织成子块(a_ij)_m×m、(b_ij)_m×m的形式送往比较器/减法器。

3、对步骤2中建立的各个RTL模块，进行RTL和门级仿真验证。

4、对步骤2中建立的各个RTL模块，用例化的方式按照图1和图2所示方式进行引线连接，并进行RTL和门级仿真验证。

5、把编译器生成的配置文件下载到FPGA器件上，上电运行，获得实际运算结果，验证设计是否正确。

上面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，不能理解为对本发明保护范围的限制。

总之，本发明虽然例举了上述优选实施方式，但是应该说明，虽然本领域的技术人员可以进行各种变化和改型，除非这样的变化和改型偏离了本发明的范围，否则都应该包括在本发明的保护范围内。

Claims

1.一种基于广义相关系数的FPGA运算电路，其特征在于，包括：

阵列乘法累加器，用于计算T₁、T₂和T₃，其中，

移位寄存器，用于分时寄存T₁、T₂和T₃；

乘法器，用于计算T₂×T₃；

开方器，用于计算

除法器，用于计算

流水线，用于暂存中间运算结果；

控制单元，用于时序控制阵列乘法累加器；

Γ_D寄存器，用于寄存最终运算结果；

信号在送入该电路后执行的运算步骤为：

1、信号x_i、y_i(i＝1…n)同时送入阵列乘法累加器，在控制单元控制下，分时完成(i,j＝1…n)，并送入移位寄存器中；

4、步骤3和步骤1中得到的和送入除法器中，完成

2.根据权利要求1所述的基于广义相关系数的FPGA运算电路，其特征在于，所述阵列乘法累加器包括：

多路开关，用于选通x_i、y_i和P_i、Q_i；

比较器/减法器，用于计算PPMCC和SR时，比较器/减法器切换为减法器，用于计算KT时，比较器/减法器切换为比较器；

流水线，用于暂存中间运算结果；

乘法器，用于计算a_ij×b_ij,i,j＝1…n；

加法器·树，用于计算

累加器，用于累加寄存中间运算结果；

信号在送入该电路执行的运算步骤为：

6、步骤5中得到的结果送入加法器·树中，得到

3.根据权利要求2所述的基于广义相关系数的FPGA运算电路，其特征在于，所述阵列乘法累加器采用分时复用方法以实现任意长度n的相关运算，其把(a_ij)_n×n、(b_ij)_n×n平均分割成K对子块，每一对子块为(a_ij)_m×m、(b_ij)_m×m，其中n为需要实现的相关长度，m为FPGA器件所能够实现的长度；每一对子块由阵列乘法累加器完成在控制单元的作用下，按照一定的时序遍历K对子块，最后累加器的输出结果即为