CN108563421B - Fpga运算电路和斯皮尔曼秩次相关系数的求解方法 - Google Patents

Fpga运算电路和斯皮尔曼秩次相关系数的求解方法 Download PDF

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CN108563421B CN201810361323.1A CN201810361323A CN108563421B CN 108563421 B CN108563421 B CN 108563421B CN 201810361323 A CN201810361323 A CN 201810361323A CN 108563421 B CN108563421 B CN 108563421B
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Abstract

本发明实施例公开了一种FPGA运算电路和斯皮尔曼秩次相关系数的求解方法，该电路包括：比较器阵列，减法器阵列，阵列乘法累加器，乘法器，开方器，除法器，排序电路，行、列存储块，流水线，控制单元，寄存器。本发明实施例提供的技术方案，通过改进由广义相关系数导出斯皮尔曼秩次相关系数的部分定义式，从而能够简化基于广义相对系数设计的FPGA运算硬件电路，加快运算速度，达到实时、快速对SR求解目的。

Description

FPGA运算电路和斯皮尔曼秩次相关系数的求解方法
技术领域
本发明实施例涉及数据处理技术领域，尤其涉及FPGA运算电路和斯皮尔曼秩次相关系数的求解方法。
背景技术
相关分析发端于1900年代统计学开创时期，目前仍是统计信号处理领域的研究热点。所谓相关，是表征两个随机变量或两路信号之间的统计关系强弱的指标。如果一个随机变量随着另外一个随机变量的增大(减小)而增大(减小)，则该两个随机变量满足正相关关系；反之，如果一个随机变量随着另外一个随机变量的增大(减小)而减小(增大)，则该两个随机变量满足负相关关系。在生物医学上，多通道信号(脑电波、心电图等)的相关性分析至关重要，但在实际应用中，采集的数据难免受到噪声的干扰，特别是脉冲干扰。而相关文献已经证明，当两个变量或通道的样本数据受到脉冲噪声的干扰时，心理学家Spearman提出的斯皮尔曼秩次相关系数(Spearman's rho，SR)有很好的稳健性，能够很好的解决脉冲噪声干扰的问题，这使得SR在含有脉冲噪声干扰的多通道信号的相关性分析中应用越来越广泛，因此，对SR的快速求解有很大的实际意义。
现有技术中，一方面多采用CPU对SR进行计算求解，但由于CPU主要采用串行的计算方式，因此受限于串行运算的局限性，导致CPU对SR的计算求解比较耗时；另一方面也有利用FPGA设计数学运算电路对SR进行计算求解的，但其需要对两路信号Xi、Yi分别求秩次Pi和Qi，需要两个排序电路，不仅也存在耗时较长的问题，且电路结构还比较复杂。
发明内容
本发明提供一种FPGA运算电路和斯皮尔曼秩次相关系数的求解方法，以提高数学运算速度，实现对SR的快速求解。
为达此目的，本发明采用以下技术方案：
第一方面，本发明实施例提供了一种FPGA运算电路，包括：
比较器阵列，用于根据信号Xi计算aij；
减法器阵列，用于根据信号Yi计算bij；
阵列乘法累加器，用于计算
Figure BDA0001636046250000021
Figure BDA0001636046250000022
乘法器，用于计算T2×T3；
开方器，用于计算
Figure BDA0001636046250000023
除法器，用于计算
Figure BDA0001636046250000031
排序电路，用于升序排列信号Yi，返回Yi的秩次Q1…Qn；
行、列存储块，用于串行寄存信号Xi或者并行寄存秩次Q1…Qn，其支持块寻址；
流水线，用于暂存中间运算结果；
控制单元，用于时序控制阵列乘法累加器；
寄存器，用于寄存最终运算结果；
信号在送入该电路后执行的运算步骤为：
1)信号Xi送入行、列存储块中，得到X1…Xi…Xn和X1…Xj…Xn，完成一级缓存；
2)步骤1)中得到的X1…Xi…Xn和X1…Xj…Xn送入比较器阵列，完成n2次比较操作，得到aij＝sign(xj-xi)，并送入流水线中，完成二级缓存；
3)信号Yi送入排序电路，得到秩次Q1…Qn，该过程并行完成n2次排序操作；
4)秩次Q1…Qn送入行、列存储块中，得到Q1…Qi…Qn和Q1…Qj…Qn，完成一级缓存；
5)步骤4)中得到的Q1…Qi…Qn和Q1…Qj…Qn送入减法器阵列，完成n2次减法操作，得到bij＝Qj-Qi，并送入流水线中，完成二级缓存；
6)步骤2)和步骤5)中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入阵列乘法累加器，在控制单元控制下，分时完成
Figure BDA0001636046250000041
Figure BDA0001636046250000042
7)步骤6)中得到的
Figure BDA0001636046250000043
送入乘法器，完成
Figure BDA0001636046250000044
8)步骤7)中得到的
Figure BDA0001636046250000045
送入开方器，完成
Figure BDA0001636046250000046
9)步骤6)和步骤8)中得到的
Figure BDA0001636046250000047
和
Figure BDA0001636046250000048
送入除法器，完成
Figure BDA0001636046250000049
10)、步骤9)中得到的运算结果送入寄存器中，整个操作完成；
其中，i，j＝1…n。
进一步地，所述FPGA运算电路中，所述阵列乘法累加器包括：
乘法器阵列，用于计算aij 2、bij 2、aijbij，其中i，j＝1…n；
加法器，用于计算
Figure BDA00016360462500000410
信号在送入该电路后执行的运算步骤为：
1)aij＝sign(xj-xi)和bij＝Qj-Qi同时送入相应的乘法器阵列，在控制单元控制下，分时完成n2次并行输入乘法运算，得到[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)；
2)步骤1)中得到的[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)同时送入相应的加法器，分时完成n2次并行输入加法运算，得到
Figure BDA0001636046250000051
其中，i，j＝1…n。
进一步地，所述FPGA运算电路的运算采用流水线处理方式。
第二方面，本发明实施例还提供一种斯皮尔曼秩次相关系数的求解方法，采用本发明任意实施例所提供的FPGA运算电路执行，所述方法包括：
S11、将信号Xi送入行、列存储块中，得到X1…Xi…Xn和X1…Xj…Xn，完成一级缓存；
S12、将步骤S11中得到的X1…Xi…Xn和X1…Xj…Xn送入比较器阵列，完成n2次比较操作，得到aij＝sign(xj-xi)，并送入流水线中，完成二级缓存；
S13、将信号Yi送入排序电路，得到秩次Q1…Qn，该过程并行完成n2次排序操作；
S14、将秩次Q1…Qn送入行、列存储块中，得到Q1…Qi…Qn和Q1…Qj…Qn，完成一级缓存；
S15、将步骤S14中得到的Q1…Qi…Qn和Q1…Qj…Qn送入减法器阵列，完成n2次减法操作，得到bij＝Qj-Qi，并送入流水线中，完成二级缓存；
S16、步骤S12和步骤S15中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入阵列乘法累加器，在控制单元控制下，分时完成
Figure BDA0001636046250000061
Figure BDA0001636046250000062
S17、将步骤S16中得到的
Figure BDA0001636046250000063
送入乘法器，完成
Figure BDA0001636046250000064
S18、将步骤S17中得到的
Figure BDA0001636046250000065
送入开方器，完成
Figure BDA0001636046250000066
S19、将步骤S16和步骤S18中得到的
Figure BDA0001636046250000067
和
Figure BDA0001636046250000068
送入除法器，完成
Figure BDA0001636046250000069
S20、将步骤S19中得到的运算结果送入寄存器中，并输出。
进一步地，所述斯皮尔曼秩次相关系数的求解方法中，所述步骤S16包括：
S161、将步骤S12和步骤S15中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入相应的乘法器阵列，在控制单元控制下，分时完成n2次并行输入乘法运算，得到[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)，其中i，j＝1…n；
S162、将步骤S161中得到的[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)同时送入相应的加法器，分时完成n2次并行输入加法运算，得到
Figure BDA0001636046250000071
本发明实施例提供的一种FPGA运算电路和斯皮尔曼秩次相关系数的求解方法，通过改进由广义相关系数导出斯皮尔曼秩次相关系数的部分定义式，从而能够简化基于广义相对系数设计的FPGA运算硬件电路，加快运算速度，而通过基于FPGA的并行计算模式对SR进行求解，还能进一步缩短计算时间，达到实时、快速对SR求解目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1是本发明实施例一提供的一种FPGA运算电路的结构示意图；
图2是本发明实施例二提供的斯皮尔曼秩次相关系数的求解方法的流程示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
广义相对系数解释了PPMCC、KT、SR三者的内在关系。令
Figure BDA0001636046250000081
表示n对由二元连续分布母体产生的独立同分布数据对；把数据对序列
Figure BDA0001636046250000082
按
Figure BDA0001636046250000083
升序排列，可以得到一组新的数据对序列
Figure BDA0001636046250000084
其中X1<…<Xn为关于X的序统计量，相应的Y[i]则称之为X(i)的伴随；假设Xj位于序列
Figure BDA0001636046250000085
中的第k个位置，则定义数字k为Xj的秩，标记为Pj；类似的把Yj的秩定义为Qj。广义相关系数的定义如下：
Figure BDA0001636046250000086
当aij＝Pj-Pi以及bij＝Qj-Qi可导出斯皮尔曼秩次相关系数γs，这是斯皮尔曼秩次相关系数由广义相关系数运用原始方法导出的。发明人经过研究后发现，基于该原始方法得到的广义相关系数的定义式方法，需要对两路信号Xi、Yi分别求秩次Pi和Qi，需要两个排序电路，不仅耗时较长，且电路结构复杂，因此，发明人创造性的提出将aij＝sign(xj-xi)以及bij＝Qj-Qi代入广义相关系数的定义式中，导出新的斯皮尔曼秩次相关系数，其中sign函数为符号函数。新的斯皮尔曼秩次相关系数
Figure BDA0001636046250000095
经过验证，与原始版本的斯皮尔曼秩次相关系数存在以下关系:
Figure BDA0001636046250000091
综上，从定义式的整体结构出发，本发明实施例提供一种FPGA运算电路，采用图1所示的在FPGA上实现的用于计算SR的硬件电路结构，包括：
比较器阵列，用于根据信号Xi计算aij；
减法器阵列，用于根据信号Yi计算bij；
阵列乘法累加器，用于计算
Figure BDA0001636046250000092
Figure BDA0001636046250000093
乘法器，用于计算T2×T3；
开方器，用于计算
Figure BDA0001636046250000094
除法器，用于计算
Figure BDA0001636046250000101
排序电路，用于升序排列信号Yi，返回Yi的秩次Q1…Qn；
行、列存储块，用于串行寄存信号Xi或者并行寄存秩次Q1…Qn，其支持块寻址；
流水线，用于暂存中间运算结果；
控制单元，用于时序控制阵列乘法累加器；
寄存器，用于寄存最终运算结果；
信号在送入该电路后执行的运算步骤为：
1)信号Xi送入行、列存储块中，得到X1…Xi…Xn和X1…Xj…Xn，完成一级缓存；
2)步骤1)中得到的X1…Xi…Xn和X1…Xj…Xn送入比较器阵列，完成n2次比较操作，得到aij＝sign(xj-xi)，并送入流水线中，完成二级缓存；
3)信号Yi送入排序电路，得到秩次Q1…Qn，该过程并行完成n2次排序操作；
4)秩次Q1…Qn送入行、列存储块中，得到Q1…Qi…Qn和Q1…Qj…Qn，完成一级缓存；
5)步骤4)中得到的Q1…Qi…Qn和Q1…Qj…Qn送入减法器阵列，完成n2次减法操作，得到bij＝Qj-Qi，并送入流水线中，完成二级缓存；
以上步骤在本发明实施例提供的FPGA运算电路上同步进行，其中，n为信号长度；
6)步骤2)和步骤5)中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入阵列乘法累加器，在控制单元控制下，分时完成
Figure BDA0001636046250000111
Figure BDA0001636046250000112
7)步骤6)中得到的
Figure BDA0001636046250000113
送入乘法器，完成
Figure BDA0001636046250000114
8)步骤7)中得到的
Figure BDA0001636046250000115
送入开方器，完成
Figure BDA0001636046250000116
9)步骤6)和步骤8)中得到的
Figure BDA0001636046250000117
和
Figure BDA0001636046250000118
送入除法器，完成
Figure BDA0001636046250000119
10)、步骤9)中得到的运算结果送入寄存器中，整个操作完成；
其中，i，j＝1…n。
优选的，所述FPGA运算电路中，所述阵列乘法累加器包括：
乘法器阵列，用于计算aij 2、bij 2、aijbij，其中i，j＝1…n；
加法器，用于计算
Figure BDA0001636046250000121
信号在送入该电路后执行的运算步骤为：
1)aij＝sign(xj-xi)和bij＝Qj-Qi同时送入相应的乘法器阵列，在控制单元控制下，分时完成n2次并行输入乘法运算，得到[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)；
2)步骤1)中得到的[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)同时送入相应的加法器，分时完成n2次并行输入加法运算，得到
Figure BDA0001636046250000122
其中，i，j＝1…n。
优选的，所述FPGA运算电路的运算采用流水线处理方式。
本发明实施例采用自顶而下的硬件描述设计思想，按以下步骤逐步搭建实现对SR求解的FPGA运算电路：
1、定义各个模块的接口，对各个模块进行行为级建模，用例化的方式按图1所示连接各个模块，并进行行为级仿真验证。
2、对各个模块进行寄存器传输级(RTL)建模，实现具体的各项功能。
本发明实施例提供的一种FPGA运算电路，通过改进由广义相关系数导出斯皮尔曼秩次相关系数的部分定义式，从而能够简化基于广义相对系数设计的FPGA运算硬件电路，加快运算速度，而通过基于FPGA的并行计算模式对SR进行求解，还能进一步缩短计算时间，达到实时、快速对SR求解目的。
实施例二
请参阅图2，为本发明实施例二提供的一种斯皮尔曼秩次相关系数的求解方法的流程示意图。该方法由本发明实施例所提供的FPGA运算电路执行，步骤如下：
S11、将信号Xi送入行、列存储块中，得到X1…Xi…Xn和X1…Xj…Xn，完成一级缓存；
S12、将步骤S11中得到的X1…Xi…Xn和X1…Xj…Xn送入比较器阵列，完成n2次比较操作，得到aij＝sign(xj-xi)，并送入流水线中，完成二级缓存；
S13、将信号Yi送入排序电路，得到秩次Q1…Qn，该过程并行完成n2次排序操作；
S14、将秩次Q1…Qn送入行、列存储块中，得到Q1…Qi…Qn和Q1…Qj…Qn，完成一级缓存；
S15、将步骤S14中得到的Q1…Qi…Qn和Q1…Qj…Qn送入减法器阵列，完成n2次减法操作，得到bij＝Qj-Qi，并送入流水线中，完成二级缓存；
S16、步骤S12和步骤S15中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入阵列乘法累加器，在控制单元控制下，分时完成
Figure BDA0001636046250000141
Figure BDA0001636046250000142
S17、将步骤S16中得到的
Figure BDA0001636046250000143
送入乘法器，完成
Figure BDA0001636046250000144
S18、将步骤S17中得到的
Figure BDA0001636046250000145
送入开方器，完成
Figure BDA0001636046250000146
S19、将步骤S16和步骤S18中得到的
Figure BDA0001636046250000147
和
Figure BDA0001636046250000148
送入除法器，完成
Figure BDA0001636046250000149
S20、将步骤S19中得到的运算结果送入寄存器中，并输出。
其中，i，j＝1…n。
需要说明的是，本发明实施例提供的斯皮尔曼秩次相关系数的求解方法所得到的结果为原斯皮尔曼秩次相关系数的倍数，如果需要得到实时准确的斯皮尔曼秩次相关系数，可将该结果通过简单的放大器电路即得到准确的斯皮尔曼秩次相关系数。
优选的，所述步骤S16进一步包括：
S161、将步骤S12和步骤S15中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入相应的乘法器阵列，在控制单元控制下，分时完成n2次并行输入乘法运算，得到[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)，其中i，j＝1…n；
S162、将步骤S161中得到的[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)同时送入相应的加法器，分时完成n2次并行输入加法运算，得到
Figure BDA0001636046250000151
本发明实施例提供的一种斯皮尔曼秩次相关系数的求解方法，通过改进由广义相关系数导出斯皮尔曼秩次相关系数的部分定义式，从而能够简化基于广义相对系数设计的FPGA运算硬件电路，加快运算速度，而通过基于FPGA的并行计算模式对SR进行求解，还能进一步缩短计算时间，达到实时、快速对SR求解目的。
为了有效的说明本发明实施例提出的斯皮尔曼秩次相关系数求解的可靠性，现通过蒙特卡洛实验对比本发明实施例所提出的新定义式所导出的斯皮尔曼秩次相关系数和原始版本导出的斯皮尔曼秩次相关系数，具体实验设计如下：
Xi和Yi分别为两组随机变量，两组随机变量服从混合高斯模型
Figure BDA0001636046250000152
其中，ε＝0.02表示脉冲噪声在整个噪声背景中发生的概率，
Figure BDA0001636046250000161
表示脉冲噪声，在此设定之下母体相关系数定义如下：
Figure BDA0001636046250000162
Figure BDA0001636046250000163
为两组随机变量的协方差，
Figure BDA0001636046250000164
为随机变量的方差；
蒙特卡洛实验次数设为10000次，实验目的为验证在不同的母体相关系数下，原始斯皮尔曼秩次相关系数和本发明实施例提出的新型求解斯皮尔曼秩次相关系数对母体相关系数估计的无偏性。下面随机选取十组母体相关系数不同的两路随机变量进行实验，相关实验数据如表1所示。
母体相关系数 原始版本SR 本发明SR
0.9846 0.9825±0.0018 0.9913±3.56e<sup>-6</sup>
0.8762 0.8651±0.0128 0.8862±1.73e<sup>-4</sup>
0.7559 0.7391±0.0223 0.7571±5.23e<sup>-4</sup>
0.6325 0.6134±0.0297 0.6284±9.26e<sup>-4</sup>
0.5657 0.5469±0.0329 0.5602±0.0011
0.4673 0.4495±0.0373 0.4605±0.0014
0.3591 0.3443±0.0397 0.3526±0.0017
0.2023 0.1927±0.0434 0.1974±0.0020
0.0987 0.0943±0.0443 0.0943±0.0443
0.0010 6.81e<sup>-4</sup>±0.0452 6.98e<sup>-4</sup>±0.0021
表1：对比试验数据
表1的数据显示方式是多次蒙特卡洛实验的“均值±标准差”。实验结果表明，当环境噪声是双通道脉冲噪声时，斯皮尔曼秩次相关系数对脉冲噪声的干扰表现出了极佳的稳健性；同时可以看出，本发明实施例提出的一种全新求解斯皮尔曼秩次相关系数的方法对比原始版本表现的更加无偏，能够对母体相关系数进行很好的估计。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (4)

1.一种FPGA运算电路，其特征在于，包括：
比较器阵列，用于根据信号Xi计算aij；
减法器阵列，用于根据信号Yi计算bij；
阵列乘法累加器，用于计算
Figure FDA0003110415020000011
Figure FDA0003110415020000012
乘法器，用于计算T2×T3；
开方器，用于计算
Figure FDA0003110415020000013
除法器，用于计算
Figure FDA0003110415020000014
排序电路，用于升序排列信号Yi，返回Yi的秩次Q1…Qn；
行、列存储块，用于串行寄存信号Xi或者并行寄存秩次Q1…Qn，其支持块寻址；
流水线，用于暂存中间运算结果；
控制单元，用于时序控制阵列乘法累加器；
寄存器，用于寄存最终运算结果；
信号在送入FPGA运算电路后执行的运算步骤为：
1)信号Xi送入行、列存储块中，得到X1…Xi…Xn和X1…Xj…Xn，完成一级缓存；
2)步骤1)中得到的X1…Xi…Xn和X1…Xj…Xn送入比较器阵列，完成n2次比较操作，得到aij＝sign(xj-xi)，并送入流水线中，完成二级缓存；
3)信号Yi送入排序电路，得到秩次Q1…Qn，并行完成n2次排序操作；
4)秩次Q1…Qn送入行、列存储块中，得到Q1…Qi…Qn和Q1…Qj…Qn，完成一级缓存；
5)步骤4)中得到的Q1…Qi…Qn和Q1…Qj…Qn送入减法器阵列，完成n2次减法操作，得到bij＝Qj-Qi，并送入流水线中，完成二级缓存；
6)步骤2)和步骤5)中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入阵列乘法累加器，在控制单元控制下，分时完成
Figure FDA0003110415020000021
Figure FDA0003110415020000022
7)步骤6)中得到的
Figure FDA0003110415020000023
送入乘法器，完成
Figure FDA0003110415020000024
8)步骤7)中得到的
Figure FDA0003110415020000025
送入开方器，完成
Figure FDA0003110415020000026
9)步骤6)和步骤8)中得到的
Figure FDA0003110415020000027
和
Figure FDA0003110415020000028
送入除法器，完成
Figure FDA0003110415020000031
10)、步骤9)中得到的运算结果送入寄存器中，整个操作完成；
其中，i，j＝1…n；
所述阵列乘法累加器包括：
乘法器阵列，用于计算aij 2、bij 2、aijbij，其中i，j＝1…n；
加法器，用于计算
Figure FDA0003110415020000032
信号在送入FPGA运算电路后执行的运算步骤为：
1)aij＝sign(xj-xi)和bij＝Qj-Qi同时送入相应的乘法器阵列，在控制单元控制下，分时完成n2次并行输入乘法运算，得到[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)；
2)步骤1)中得到的[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)同时送入相应的加法器，分时完成n2次并行输入加法运算，得到
Figure FDA0003110415020000033
其中，i，j＝1…n。
2.根据权利要求1所述的FPGA运算电路，其特征在于，所述FPGA运算电路的运算采用流水线处理方式。
3.一种斯皮尔曼秩次相关系数的求解方法，采用权利要求1-2所述的FPGA运算电路执行，其特征在于，所述方法包括：
S11、将信号Xi送入行、列存储块中，得到X1…Xi…Xn和X1…Xj…Xn，完成一级缓存；
S12、将步骤S11中得到的X1…Xi…Xn和X1…Xj…Xn送入比较器阵列，完成n2次比较操作，得到aij＝sign(xj-xi)，并送入流水线中，完成二级缓存；
S13、将信号Yi送入排序电路，得到秩次Q1…Qn，并行完成n2次排序操作；
S14、将秩次Q1…Qn送入行、列存储块中，得到Q1…Qi…Qn和Q1…Qj…Qn，完成一级缓存；S15、将步骤S14中得到的Q1…Qi…Qn和Q1…Qj…Qn送入减法器阵列，完成n2次减法操作，得到bij＝Qj-Qi，并送入流水线中，完成二级缓存；
S16、步骤S12和步骤S15中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入阵列乘法累加器，在控制单元控制下，分时完成
Figure FDA0003110415020000041
Figure FDA0003110415020000042
S17、将步骤S16中得到的
Figure FDA0003110415020000043
送入乘法器，完成
Figure FDA0003110415020000044
S18、将步骤S17中得到的
Figure FDA0003110415020000045
送入开方器，完成
Figure FDA0003110415020000046
S19、将步骤S16和步骤S18中得到的
Figure FDA0003110415020000051
和
Figure FDA0003110415020000052
送入除法器，完成
Figure FDA0003110415020000053
S20、将步骤S19中得到的运算结果送入寄存器中，并输出。
4.根据权利要求3所述的斯皮尔曼秩次相关系数的求解方法，其特征在于，所述步骤S16包括：
S161、将步骤S12和步骤S15中得到的aij＝sign(xj-xi)和bij＝Qj-Qi同时送入相应的乘法器阵列，在控制单元控制下，分时完成n2次并行输入乘法运算，得到[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)，其中i，j＝1…n；
S162、将步骤S161中得到的[sign(Xj-Xi)]2、(Qj-Qi)2、sign(Xj-Xi)(Qj-Qi)同时送入相应的加法器，分时完成n2次并行输入加法运算，得到
Figure FDA0003110415020000054
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