CN101840367A - 一种微处理器浮点部件验证装置 - Google Patents
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Abstract
本发明公开了一种处理器浮点验证装置，包括浮点验证激励随机生成器，浮点汇编指令，浮点参考模型，结果比较模块，其特点是运行于整数部件的浮点参考模型，以及处理器FPGA验证平台。所述浮点验证激励随机生成器快速生成符合用户要求的随机浮点数据与浮点控制信息，所述浮点汇编指令由该处理器的FPGA实物原型上浮点部件进行浮点运算，通过参考模型与浮点汇编指令各自的运算结果的比较，实现浮点部件的正确性验证。其利用FPGA实物验证平台运行速度快的优势，实现浮点验证的高效性，并引入利用处理器整数部件验证自身浮点部件的自验证方法。
Description
技术领域
本发明涉及一种微处理器浮点部件验证装置。
背景技术
在微处理器验证中，浮点部件设计复杂，操作数验证空间几乎是一个无限空间，难以穷尽，验证难度很高。通常对浮点部件的验证，采用单一的模拟验证或者形式验证，激励采用焦点测试激励和伪随机测试激励，这样的验证装置速度慢，要实现高验证覆盖率，验证周期长，难以满足芯片开发周期的需要。
发明内容
本发明要解决的技术问题是提供一种处理器浮点部件验证装置，使用户高效的完成浮点部件验证。
为解决上述问题，提出了一种采用FPGA平台验证微处理器浮点部件的装置。本发明包括微处理器浮点部件的FPGA实物原型，FPGA实物平台，浮点部件参考模型，浮点激励随机生成器，结果比较与错误报告模块。
所述浮点部件参考模型通常使用高级语言(如C、SystemC等)对设计进行高层抽象描述，不关注微结构和时序，但注重行为级功能正确性，其模型简洁高效，运行速度较快(通常可达到数十万指令/秒)。
所述微处理器浮点部件的FPGA实物原型，是处理器RTL级(寄存器传输级)设计的实物原型，处理器的寄存器传输级设计使用硬件描述语言对硬件具体结构和时序进行精确描述，功能复杂。
本装置技术方案结合参考模型和FPGA实物平台，将用户测试需求导入浮点激励随机生成器，使之生成符合要求的随机浮点数据(或浮点数据空间)和控制信息(包含浮点操作码以及浮点控制寄存器内容)；参考模型通过处理器整数部件逻辑运算得出结果，同时FPGA实物平台的浮点部件运行相同的浮点汇编指令，最后以运算结果为比较文件，确定参考模型与RTL设计的一致性。
本装置的有益效果是：由于FPGA实物平台与处理器RTL级设计完全一致，装置首先保证了处理器浮点部件设计的正确性，其次在运行速度上相比模拟验证也有很大优势。利用处理器本身的整数部件来验证浮点部件的功能是一种处理器自验证思想，实际上也完成了整数部件与浮点部件的互验证。该装置结合了处理器设计的FPGA原型平台以及处理器自验证思想，有效的提高了浮点部件验证效率，加强了验证全面性。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是微处理器浮点部件验证装置构成图。
图2是用户配置输入示意图。
图3是浮点自验证软件加载用户配置输入示意图。
图4是参考模型与FPGA平台同时运行随机激励示意图。
图5是参考模型与FPGA平台运行结果比较示意图。
具体实施方式
参见图1，建立该处理器的FPGA实物原型平台。通常处理器的浮点验证都采用各种模拟验证和形式验证的方法，FPGA实物验证平台可以加快验证速度。该平台支持运行操作系统和用户课题。编写浮点自验证软件，主要由四部分构成：随机操作数生成模块、随机控制信息生成模块、浮点部件参考模型、结果比较和错误信息报告模块。
参见图2、3、4、5与表1，进行浮点自验证之前，由用户给出配置参数，然后启动该装置，该装置会分析配置信息，由随机操作数生成模块和随机控制信息生成模块控制浮点随机操作数和浮点控制信息的生成，通过底层调用处理器的浮点汇编指令进行浮点运算。同时运行浮点部件参考模型进行浮点运算仿真，参考模型使用整数逻辑运算来仿真浮点运算，验证浮点部件的同时，也进行了处理器整数部件的验证。最终，参考模型和浮点指令的运算结果交由结果比较模块和错误报告模块进行比较分析。
表1浮点自验证环境随机信息列表
Claims (3)
1.一种微处理器浮点部件验证装置，包括微处理器浮点部件的FPGA实物原型，FPGA实物验证平台，浮点部件参考模型，浮点验证激励随机生成器，结果比较与错误报告模块，其特征在于采用(处理器设计的)FPGA实物验证平台和参考模型(利用处理器整数部件逻辑运算仿真浮点运算)，二者同时运行浮点激励，进行运算结果的比较，并进行错误报告。
2.根据权利要求1所述的微处理器浮点部件验证装置，其特征在于采用(处理器设计的)FPGA实物验证平台，由浮点激励随机生成器生成随机浮点数据和浮点控制信息，底层浮点汇编指令在处理器的FPGA实物原型上运行，FPGA实物平台以比模拟环境快很多倍的速度运行浮点指令，快速得出运算结果。
3.根据权利要求1所述的微处理器浮点部件验证装置，其特征在于利用处理器整数部件逻辑运算仿真浮点运算的参考模型，装置通过整数逻辑运算来仿真浮点运算，得到的运算结果与FPGA实物平台上由浮点部件运算得到的浮点指令结果进行比较，整数部件与浮点部件共同参与处理器自验证。
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Publications (1)
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