CN103197287A - 高速实时频域脉冲压缩器及其处理方法 - Google Patents

Abstract

本发明公开一种高速实时频域脉冲压缩器及其处理方法，本发明的频域脉冲压缩器包括采用流水线方式连接的预处理模块、FFT输入模块、FFT运算模块、输出处理模块和匹配处理模块。本发明的频域脉冲压缩处理方法的具体步骤为：1、初始参数配置；2、数据预处理；3、FFT处理；4、数据匹配处理；5、IFFT处理；6、结果输出。本发明主要解决现有脉冲压缩技术适用性差、硬件规模大的问题；通过对处理点数和匹配系数进行实时配置以及分时复用FFT运算模块，本发明的脉冲压缩器可实现对不同数据点数和不同雷达波形的脉冲压缩处理，并具有硬件规模小、实时处理能力强的特性。

Description

高速实时频域脉冲压缩器及其处理方法

技术领域

本发明属于数字信号处理技术领域，更进一步涉及雷达信号处理技术领域中的一种高速实时频域脉冲压缩器及其处理方法。本发明可实现对线性调频信号的实时脉冲压缩，进而实现对雷达信号的高速实时处理。

背景技术

脉冲压缩技术因为解决了雷达作用距离与分辨力之间的矛盾而成为了现代雷达信号处理领域的一种重要技术。随着雷达信号处理理论和数字技术的不断发展，现今的雷达信号大多采用数字方法在频域进行脉冲压缩处理，由于脉冲压缩处理的计算量大，对信号处理的实时性要求很高，一般的数字脉冲压缩系统多采用基于DSP的硬件平台来实现，不过这种实现方案硬件结构复杂，成本高，功耗大，且处理速度较慢，不易满足某些应用中实时处理的要求。

国营险峰机器厂拥有的专利技术“基于FPGA的实时数字脉冲压缩系统的处理方法”(申请号200810197632.6，授权公告号CN101424738B)公开了一种频域数字脉冲压缩方法。该方法采用8个蝶形算子、32个RAM(128*32bit)和48个ROM(934*32bit)进行运算，实现了对4096点数据的脉冲压缩处理。该专利技术存在的不足是，匹配系数存于ROM中，匹配系数不可实时配置，且处理点数固定，不够灵活，不宜用于不同类型雷达中的脉冲压缩处理。

北京中电华大电子设计有限责任公司拥有的专利技术“自适应多种数据率和实现任意点数的数字脉冲压缩器”(申请号200510098450.x，授权公告号CN100592103C)公开了一种时域数字脉冲压缩器。该脉冲压缩器利用一种延时线加多路选择器结构实现了自适应多种数据率的数字脉冲压缩，通过配置系数可实现任意点数的数字脉冲压缩。该脉冲压缩器存在的不足是，硬件有一个最高处理点数的限制，且最高压缩点数太小，很难满足现代雷达信号处理领域处理大数据量的要求。而且采用了多个复数乘法累加器，导致硬件规模太大，功耗大。

发明内容

本发明的目的在于克服上述现有技术的不足，解决脉冲压缩器处理点数受限制、匹配系数不可实时配置及适用范围小的问题，提出一种高速实时频域脉冲压缩器及其处理方法。通过对配置寄存器的状态值以及匹配系数进行配置，可实现对不同点数和信号波形的脉冲压缩处理，同时，利用系统内部时钟频率远高于输入数据率的特点，通过复用FFT运算模块分时实现FFT运算和IFFT运算，大大减少了硬件资源的开销。

本发明的高速实时频域脉冲压缩器，包括采用流水线方式连接的预处理模块，FFT输入模块，FFT运算模块，输出处理模块和匹配处理模块。所述预处理模块通过数据总线和控制总线与FFT输入模块相连。所述FFT输入模块通过数据总线和控制总线与FFT运算模块相连。所述FFT运算模块通过数据总线和控制总线与输出处理模块相连。所述输出处理模块有两路输出，其中一路输出通过数据总线和控制总线与匹配处理模块相连，另一路输出则是整个脉冲压缩器的输出。所述匹配处理模块通过数据总线和控制总线与FFT输入模块相连。其中：

所述预处理模块，用于将输入数据的个数补零至2ⁿ(n＝2，3，4，5，……)，并将结果输出到FFT输入模块。

所述FFT输入模块，用于依据内部状态寄存器的状态值，将对应的输入端口的数据输出到FFT模块。

所述FFT运算模块，用于对来自FFT输入模块的数据进行2ⁿ(n＝2，3，4，5，……)点的快速傅里叶变换，并将运算结果输出到输出处理模块。

所述输出处理模块，用于依据其内部状态寄存器的状态值，对来自FFT运算模块的数据进行处理，当状态值为0时，将数据输出到匹配处理模块，当状态值为1时，将数据的实虚部对调，得到最终结果，并输出最终结果。

所述匹配处理模块，用于对来自FFT模块的数据进行匹配运算，并将匹配运算的结果数据进行截位操作后输出到FFT输入模块。

本发明的高速实时频域脉冲压缩处理方法，包括如下步骤：

(1)初始参数配置：

用户将待进行脉冲压缩序列的信息存入预处理模块中的配置寄存器，将“0”状态值存入FFT输入模块和输出处理模块中的状态寄存器，同时用户将2ⁿ(n＝2，3，4，5，……)个匹配系数存入匹配处理模块中的数据存储器。

(2)数据预处理：

2a)在预处理模块中配置寄存器的状态值的控制下，将整个输入数据序列从指定位置起，以每k(k＜2ⁿ)个为一个片段顺序选取指定个数的数据片段，在预处理模块中的控制单元和“写”时钟的控制下，依次将数据片段存入到“乒乓”存储结构中“写”状态的存储器组中。在预处理模块中的控制单元和“读”时钟的控制下，预处理模块中的数据选择器将“乒乓”存储结构中“读”状态的存储器组的数据片段，通过数据总线传送给FFT输入模块，实现数据片段的“乒乓”读写操作。

2b)存储器组输出数据片段的同时，预处理模块中的控制单元通过控制总线将一个持续时间为2ⁿ(n＝2，3，4，5，……)个“读”数据周期的有效数据标志信号传送给FFT输入模块，用于在数据片段后面补2ⁿ-k个0，获得该数据片段补零后的预处理数据，其中n＝2，3，4，5，……，k＜2ⁿ。

(3)FFT处理：

3a)在FFT输入模块中状态寄存器的状态值为“0”时，FFT输入模块中的数据分配单元将来自预处理模块的预处理数据和有效数据标志信号，分别通过数据总线和控制总线传送给FFT运算模块。数据传送完毕后状态寄存器的状态值取反为“1”。

3b)FFT运算模块在控制总线上接收到的有效数据标志信号的控制下，对数据总线上接收到的数据进行2ⁿ(n＝2，3，4，5，……)点FFT运算，运算后获得的频域数据通过数据总线传送给输出处理模块。

(4)数据匹配处理：

4a)在输出处理模块中状态寄存器的状态值为“0”时，在输出处理模块控制单元的控制下，输出处理模块中的数据分配单元，将来自FFT运算模块的频域数据，通过数据总线传送给匹配处理模块，频域数据传送完毕后，状态寄存器的状态值取反为“1”。

4b)在匹配处理模块中控制单元的控制下，匹配处理模块中的匹配运算单元将频域数据与匹配系数相乘。相乘所得的频域匹配数据送入匹配处理模块中的截位单元中进行截位操作，获得截位数据。将截位数据通过数据总线传送到FFT输入模块。

(5)IFFT处理：

5a)在FFT输入模块中状态寄存器的状态值为“1”时，FFT输入模块中的数据分配单元将截位数据的实虚部对调，完成IFFT数据准备，对调后的截位数据通过数据总线传送到FFT运算模块。数据传送完毕后状态寄存器的状态值取反为“0”。

5b)FFT运算模块对实虚部对调后的数据进行2ⁿ(n＝2，3，4，5，……)点FFT运算，运算后获得的时域数据通过数据总线传送到输出处理模块。

5c)在输出处理模块中状态寄存器的状态值为“1”时，输出处理模块中的数据分配单元将来自FFT运算模块的时域数据对调实虚部，完成IFFT处理，得到脉冲压缩的最终结果。

(6)结果输出：

输出处理模块中的数据分配单元将脉冲压缩的最终结果通过数据总线输出，输出完毕后输出处理模块中的状态寄存器的状态值取反为“0”。

本发明与现有技术相比具有以下优点：

第一，由于本发明的脉冲压缩器采用了配置寄存器对处理点数进行配置，并可以对匹配系数进行实时配置，克服了现有技术处理点数固定，处理波形形式固定的缺陷，使得本发明可以对不同的处理点数和雷达波形的进行脉冲压缩，大大提高了脉冲压缩器的适用性。

第二，由于本发明的脉冲压缩器采用了流水线的工作方式，使得脉冲压缩器的内部时钟频率远高于输入数据率，从而将FFT处理和IFFT处理在同一个FFT运算模块中分时完成，克服了现有脉冲压缩技术中硬件规模大、功耗大的问题，由此使得本发明具有了硬件规模小、功耗较低的优点。

第三，由于本发明的脉冲压缩处理方法将长的输入数据序列分成多个较短的数据片段，依次对这些较短的数据片段进行脉冲压缩处理，从而实现了对长的数据序列进行脉冲压缩处理的目的，相较于对整个长的数据序列进行脉冲压缩处理的方法，具有效率高、易于实现的优点。

附图说明

图1为本发明频域脉冲压缩器的整体结构示意图；

图2为本发明频域脉冲压缩器中预处理模块的结构示意图；

图3为本发明频域脉冲压缩器中匹配处理模块的结构示意图；

图4为本发明的频域脉冲处理方法的流程图；

图5为本发明的频域脉冲处理方法在处理点数为400时的仿真图；

图6为本发明的频域脉冲处理方法在处理点数为800时的仿真图。

具体实施方式

下面结合附图对本发明做进一步的描述。

参照附图1，本发明的高速实时频域脉冲压缩器，包括预处理模块、FFT输入模块、FFT运算模块、输出处理模块和匹配处理模块。预处理模块通过数据总线和控制总线与FFT输入模块相连，FFT输入模块通过数据总线和控制总线与FFT运算模块相连，FFT运算模块通过数据总线和控制总线与输出处理模块相连，输出处理模块有两路输出，其中一路输出通过数据总线和控制总线与匹配处理模块相连，另一路输出则是整个脉冲压缩器的输出，匹配处理模块通过数据总线和控制总线与FFT输入模块相连。

参照附图2，本发明频域脉冲压缩器中预处理模块包括一个配置寄存器、一个控制单元、四个数据存储器和一个数据选择器。配置寄存器通过数据总线与控制单元相连，控制单元通过控制总线与四个数据存储器相连，控制单元通过控制总线与数据选择器相连，四个存储器分为两组构成“乒乓”结构，同组的数据存储器又分为一个实部存储器和一个虚部存储器，实部存储器和虚部存储器通过数据总线分别与数据选择器相连。配置寄存器的状态值通过外部数据总线进行配置，配置完成后将其通过数据总线传送给控制单元，控制单元在外部输入的控制信号有效时，在配置寄存器的状态值的控制下，产生数据存储器的读/写地址和读/写使能信号，同时产生有效数据标志信号以及数据选择器的选择信号，“乒乓”结构的数据存储器组用于存储输入的数据，数据选择器则用于选择“读”状态的数据存储器组的数据并输出。

参照附图3，本发明的匹配处理模块包括一个控制单元、两个数据存储器、一个匹配运算单元和一个截位单元。控制单元通过控制总线和匹配运算单元相连，控制单元通过控制总线和两个数据存储器相连，两个数据存储器分为一个实部存储器和一个虚部存储器，实部存储器和虚部存储器通过数据总线分别与匹配运算单元相连，匹配运算单元通过数据总线和截位单元相连。控制单元在外部输入的控制信号的控制下，产生数据存储器的读/写地址和读/写使能信号，并产生匹配运算使能信号输送给匹配运算单元，数据存储器用于存储2ⁿ(n＝2，3，4，5，……)个匹配系数，匹配运算单元在控制单元产生的匹配运算使能信号有效时，将输入数据和匹配系数进行匹配相乘，匹配相乘的结果输送到截位单元，截位单元将匹配相乘的结果进行截位操作后输出。

下面结合实施例及附图4对本发明的处理方法做进一步描述。

本发明的实施例中取FFT运算的点数为2ⁿ＝512(即n＝9)，单位数据片段的长度k＝400。采用本发明处理方法的步骤如下：

步骤1.初始化参数配置：

用户将待进行脉冲压缩序列的信息存入预处理模块中的配置寄存器，将“0”状态值存入FFT输入模块和输出处理模块中的状态寄存器，同时用户将2⁹＝512个匹配系数存入匹配处理模块中的数据存储器。配置寄存器是一个18位的寄存器，高13位存储的是待进行脉冲压缩序列的起始点在整个输入数据序列中的位置，低5位存储的是需要选取的数据片段的个数。

步骤2.数据预处理：

在预处理模块中配置寄存器的状态值的控制下，将整个输入数据序列从指定位置起以每400个为一个片段顺序选取指定个数的数据片段。在预处理模块中的控制单元和“写”时钟的控制下，依次将数据片段存入到“乒乓”存储结构中“写”状态的存储器组。在预处理模块中的控制单元和“读”时钟的控制下，预处理模块中的数据选择器将“乒乓”存储结构中“读”状态的存储器组的数据片段，通过数据总线传送给FFT输入模块，实现数据片段的“乒乓”读写操作。

存储器组输出数据片段的同时，预处理模块中的控制单元通过控制总线将一个持续时间为512个“读”数据周期的有效数据标志信号传送给FFT输入模块，用于在数据片段后面补112个0，获得该数据片段补零后的预处理数据。

步骤3.FFT处理：

在FFT输入模块中状态寄存器的状态值为“0”时，FFT输入模块中的数据分配单元将来自预处理模块的预处理数据和有效数据标志信号，分别通过数据总线和控制总线传送给FFT运算模块。数据传送完毕后状态寄存器的状态值取反为“1”。

FFT运算模块在控制总线上接收到的有效数据标志信号的控制下，对数据总线上接收到的数据进行512点FFT运算。运算后获得的频域数据，通过数据总线传送给输出处理模块。

步骤4.数据匹配处理：

在输出处理模块中状态寄存器的状态值为“0”时，在输出处理模块控制单元的控制下，输出处理模块中的数据分配单元将来自FFT运算模块的频域数据，通过数据总线传送给匹配处理模块，频域数据传送完毕后，状态寄存器的状态值取反为“1”。

在匹配处理模块中控制单元的控制下，匹配处理模块中的匹配运算单元将频域数据与匹配系数相乘，得到频域匹配数据。将频域匹配数据输入到匹配处理模块中的截位单元对其进行截位操作，得到的截位数据通过数据总线传送到FFT输入模块。

匹配运算是一个复数乘法运算，此处是将频域数据和对应的匹配系数做复数乘法，匹配系数在步骤1中已配置完成，其数据位宽是16比特，频域数据的位宽是26比特，两者相乘所得匹配数据的数据位宽为43比特，在截位模块中将匹配数据的位宽从43比特调整为16比特，采用的截位方法是一种基于最大绝对值的截位方法。该截位方法在专利“雷达信号处理机中的截位电路及其截位方法”(申请号201210118318.0，公开号CN102621538A)中有详细的描述。

步骤5.IFFT处理：

在FFT输入模块中状态寄存器的状态值为“1”时，FFT输入模块中的数据分配单元对截位数据的实虚部对调，对调后的截位数据通过数据总线传送到FFT运算模块。数据传送完毕后状态寄存器的状态值取反为“0”。

FFT运算模块对来自FFT输入模块的数据进行512点FFT运算，运算结果通过数据总线传送到输出处理模块。

在输出处理模块中状态寄存器的状态值为“1”时，输出处理模块中的数据分配单元将来自FFT运算模块的时域数据对调实虚部，完成IFFT处理，得到脉冲压缩的最终结果。

步骤6.结果输出：

输出处理模块中的数据分配单元将脉冲压缩的最终结果通过数据总线输出，输出完毕后输出处理模块中的状态寄存器的状态值取反为“0”。

下面结合仿真实验对本发明的效果做进一步的描述。

本发明的仿真实验中，取FFT运算的点数为2ⁿ＝512(即n＝9)，单位数据片段的长度k＝400。使用VerilogHDL语言对本发明的脉冲压缩器进行寄存器传输RTL级代码描述，用matlab编写程序产生脉冲压缩器的输入数据，使用Cadence公司的NC-Verilog工具完成功能仿真，最后用matlab对输入数据和仿真结果绘图对比，以便直观地观察脉冲压缩的处理效果。

仿真1，输入数据点数为400点，即只取一个数据片段进行脉冲压缩处理，输入数据中包含一个线性调频脉冲，用NC-Verilog工具对本发明的脉冲压缩方法进行仿真。仿真后用matlab对输入数据和仿真的结果数据进行对比，对比结果如图5所示。图5(a)和图5(b)分别为输入数据和仿真结果数据的幅值图。两图中的横坐标均为各个数据点，竖坐标均为各个数据点对应的幅值大小。由图5(a)可见，输入仿真的线性调频脉冲宽度为100个数据点，位于输入数据的第156点到第255点的范围内。由图5(b)可见，脉冲压缩处理后的有效脉冲宽度为3个数据点，位于输出数据的第258点到第260点范围内。由此可见，本发明的脉冲压缩方法将脉冲宽度为100个数据点的线性调频脉冲，压缩成了有效脉冲宽度为3个数据点的脉冲，有效实现了处理点数为400的脉冲压缩处理。

仿真2，输入数据点数为800点，即选取两个连续的数据片段进行脉冲压缩处理，输入数据中包含一个线性调频脉冲，用NC-Verilog工具对本发明的脉冲压缩方法进行仿真。仿真后用matlab对输入数据和仿真的结果数据进行对比，对比结果如图6所示。图6(a)和图6(b)分别为输入数据和仿真结果数据的幅值图。两图中的横坐标均为各个数据点，竖坐标均为各个数据点对应的幅值大小。由图6(a)可见，输入仿真的线性调频脉冲宽度为100个数据点，位于输入数据的第403点到第502点的范围内。由图6(b)可见，脉冲压缩处理后的有效脉冲脉冲宽度3个数据点，位于输出数据的第499点到第501点范围内。由此可见，本发明的脉冲压缩方法将脉冲宽度为100个数据点的线性调频脉冲，压缩成了有效脉冲宽度为3个数据点的脉冲，有效实现了处理点数为800的脉冲压缩处理。

Claims (5)

1.一种高速实时频域脉冲压缩器，包括采用流水线方式连接的预处理模块，FFT输入模块，FFT运算模块，输出处理模块和匹配处理模块；所述预处理模块通过数据总线和控制总线与FFT输入模块相连；所述FFT输入模块通过数据总线和控制总线与FFT运算模块相连；所述FFT运算模块通过数据总线和控制总线与输出处理模块相连；所述输出处理模块有两路输出，其中一路输出通过数据总线和控制总线与匹配处理模块相连，另一路输出则是整个脉冲压缩器的输出；所述匹配处理模块通过数据总线和控制总线与FFT输入模块相连；其中：

所述预处理模块，用于将输入数据的个数补零至2ⁿ(n＝2，3，4，5，……)，并将结果输出到FFT输入模块；

所述FFT输入模块，用于依据内部状态寄存器的状态值，将对应的输入端口的数据输出到FFT模块；

所述FFT运算模块，用于对来自FFT输入模块的数据进行2ⁿ(n＝2，3，4，5，……)点的快速傅里叶变换，并将运算结果输出到输出处理模块；

所述输出处理模块，用于依据其内部状态寄存器的状态值，对来自FFT运算模块的数据进行处理，当状态值为0时，将数据输出到匹配处理模块，当状态值为1时，将数据的实虚部对调，得到最终结果，并输出最终结果；

所述匹配处理模块，用于对来自FFT模块的数据进行匹配运算，并将匹配运算的结果数据进行截位操作后输出到FFT输入模块。

2.根据权利要求1所述的高速实时频域脉冲压缩器，其特征在于，所述预处理模块包括一个配置寄存器、一个控制单元、四个数据存储器和一个数据选择器；所述的配置寄存器通过数据总线与控制单元相连，控制单元通过控制总线分别与四个数据存储器相连，控制单元通过控制总线与数据选择器相连，四个存储器分为两组构成“乒乓”结构，同组的数据存储器又分为一个实部存储器和一个虚部存储器，实部存储器和虚部存储器通过数据总线分别与数据选择器相连。

3.根据权利要求1所述的高速实时频域脉冲压缩器，其特征在于，所述匹配处理模块包括一个控制单元、两个数据存储器、一个匹配运算单元和一个截位单元；所述的控制单元通过控制总线与匹配运算单元相连，控制单元通过控制总线分别与两个数据存储器相连，两个数据存储器分为一个实部存储器和一个虚部存储器，实部存储器和虚部存储器通过数据总线分别与匹配运算单元相连，匹配运算单元通过数据总线与截位单元相连。

4.一种高速实时频域脉冲压缩处理方法，包括如下步骤：

(1)初始参数配置：

用户将待进行脉冲压缩序列的信息存入预处理模块中的配置寄存器，将“0”状态值存入FFT输入模块和输出处理模块中的状态寄存器，同时用户将2ⁿ(n＝2，3，4，5，……)个匹配系数存入匹配处理模块中的数据存储器；

(2)数据预处理：

2a)在预处理模块中配置寄存器的状态值的控制下，将整个输入数据序列从指定位置起，以每k(k＜2ⁿ)个为一个片段顺序选取指定个数的数据片段，在预处理模块中的控制单元和“写”时钟的控制下，依次将数据片段存入到“乒乓”存储结构中“写”状态的存储器组中；在预处理模块中的控制单元和“读”时钟的控制下，预处理模块中的数据选择器将“乒乓”存储结构中“读”状态的存储器组的数据片段，通过数据总线传送给FFT输入模块，实现数据片段的“乒乓”读写操作；

2b)存储器组输出数据片段的同时，预处理模块中的控制单元通过控制总线将一个持续时间为2ⁿ(n＝2，3，4，5，……)个“读”数据周期的有效数据标志信号传送给FFT输入模块，用于在数据片段后面补2ⁿ-k个0，获得该数据片段补零后的预处理数据，其中n＝2，3，4，5，……，k＜2ⁿ；

(3)FFT处理：

3a)在FFT输入模块中状态寄存器的状态值为“0”时，FFT输入模块中的数据分配单元将来自预处理模块的预处理数据和有效数据标志信号，分别通过数据总线和控制总线传送给FFT运算模块；数据传送完毕后状态寄存器的状态值取反为“1”；

3b)FFT运算模块在控制总线上接收到的有效数据标志信号的控制下，对数据总线上接收到的数据进行2ⁿ(n＝2，3，4，5，……)点FFT运算，运算后获得的频域数据通过数据总线传送给输出处理模块；

(4)数据匹配处理：

4a)在输出处理模块中状态寄存器的状态值为“0”时，在输出处理模块控制单元的控制下，输出处理模块中的数据分配单元，将来自FFT运算模块的频域数据，通过数据总线传送给匹配处理模块，频域数据传送完毕后，状态寄存器的状态值取反为“1”；

4b)在匹配处理模块中控制单元的控制下，匹配处理模块中的匹配运算单元将频域数据与匹配系数相乘；相乘所得的频域匹配数据送入匹配处理模块中的截位单元中进行截位操作，获得截位数据；将截位数据通过数据总线传送到FFT输入模块；

(5)IFFT处理：

5a)在FFT输入模块中状态寄存器的状态值为“1”时，FFT输入模块中的数据分配单元将截位数据的实虚部对调，完成IFFT数据准备，对调后的截位数据通过数据总线传送到FFT运算模块；数据传送完毕后状态寄存器的状态值取反为“0”；

5b)FFT运算模块对实虚部对调后的数据进行2ⁿ(n＝2，3，4，5，……)点FFT运算，运算后获得的时域数据通过数据总线传送到输出处理模块；

5c)在输出处理模块中状态寄存器的状态值为“1”时，输出处理模块中的数据分配单元将来自FFT运算模块的时域数据对调实虚部，完成IFFT处理，得到脉冲压缩的最终结果；

(6)结果输出：

输出处理模块中的数据分配单元将脉冲压缩的最终结果通过数据总线输出，输出完毕后输出处理模块中的状态寄存器的状态值取反为“0”。

5.根据权利要求4所述的一种高速实时频域脉冲压缩处理方法，其特征在于，步骤3b)和步骤5b)所述的2ⁿ(n＝2，3，4，5，……)点FFT运算是由时间抽取的基2FFT算法实现的。

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