CN102111350A

CN102111350A - 矩阵qr分解的fpga装置

Info

Publication number: CN102111350A
Application number: CN2009102008204A
Authority: CN
Inventors: 吴森
Original assignee: CETC 50 Research Institute
Current assignee: CETC 50 Research Institute
Priority date: 2009-12-25
Filing date: 2009-12-25
Publication date: 2011-06-29

Abstract

本发明公开了矩阵QR分解的FPGA装置，大幅提高了矩阵QR分解的速度。其技术方案为：本发明采用的矩阵QR分解的FPGA装置通过调度器将数据和相应的控制信息传送至处理单元并负责脉动阵列的处理顺序，还通过处理单元采用脉动阵列实现Givens旋转，脉动阵列中的每个元素采用CORDIC技术，实现实数和复数的坐标旋转。

Description

矩阵QR分解的FPGA装置

技术领域

本发明涉及通信和信号处理技术，尤其涉及将矩阵进行QR分解的硬件实现装置。

背景技术

在无线传输通信系统中，用户对数据速率的要求越来越高。为了提高数据速率，新一代通信系统LTE和WiMAX采用MIMO+OFDM的架构，此架构能够高效的利用带宽，减少甚至消除符号间的干扰，能大幅提高数据速率和系统容量。

MIMO-OFDM无线通信系统的检测算法在终端的设计相当复杂，信道估计矩阵的QR分解可以减少检测算法的硬件实现复杂度。所谓矩阵QR分解就是把矩阵分解为一个正交矩阵和一个上三角矩阵，通常是为了解决最小二乘问题。将信道矩阵H经过QR分解后，不仅可以保持原来数据的正交性，而且还简化了信号处理的过程。信道矩阵H经过QR分解变为一个上三角矩阵R，因此接收到的信号彼此之间的干扰减少了，更有利于检测算法在硬件上的实现。在终端，随着MIMO天线数目的增多，处理复杂度会有显著增加，不利于硬件实现。因此分解矩阵的维数一般比较小。

通信中经常涉及到的中频是基带和射频之间过渡的桥梁。中频部分用数字方式来实现就成为数字中频。数字中频技术通常包括上下变频(DUC/DDC)、波峰因子衰减(CFR)和数字预失真(DPD)，其中DPD也用到了QR分解，被分解矩阵的维数一般比较大。

发明内容

本发明的目的是为了解决上述问题，提供了一种矩阵QR分解的FPGA(fieldprogrammable gate array，现场可编程门阵列)装置，大幅提高了矩阵QR分解的速度。

本发明的技术方案为：本发明揭示了一种矩阵QR分解的FPGA装置，包括输入接口、输入存储单元、调度器、处理单元、内部存储单元和输出接口，其中：

该输入接口接收数据；

该输入存储单元连接该输入接口的输出，存储该输入接口接收到的数据；

该调度器分别连接该输入存储单元、该内部存储单元的输出，将数据和控制信息传送至该处理单元并负责该处理单元中脉动阵列的处理顺序；

该处理单元连接该调度器的输出，采用该脉动阵列实现Givens旋转，该脉动阵列中的每个元素采用坐标旋转数字计算，实现实数和复数的坐标旋转，从而完成矩阵的QR分解；

该内部存储单元连接该处理单元的输出，存储该处理单元的处理结果；

该输出接口连接该内部存储单元的输出，输出该处理单元的处理结果。

根据本发明的矩阵QR分解的FPGA装置的一实施例，该脉动阵列的对角元素使用坐标旋转数字计算的向量模式，该脉动阵列的内部元素使用坐标旋转数字计算的旋转模式，该些内部元素的旋转角度由该些对角元素产生。

根据本发明的矩阵QR分解的FPGA装置的一实施例，该调度器在单个矩阵分解中传送数据的顺序为：从该脉动阵列的第一行的对角元素开始传送第一行数据，再从该脉动阵列下一行的对角元素开始传送下一行的数据，按照同样的方式处理该脉动阵列中剩余行的数据，当传送完最后一行的数据后本轮数据传送完毕，再返回到该脉动阵列第一行的对角元素开始新一轮的传送。

根据本发明的矩阵QR分解的FPGA装置的一实施例，该调度器在多个矩阵同时分解中传送数据的顺序为：第1个矩阵传送第一轮数据，第2个矩阵传送第一轮数据，直到第M个矩阵传送第一轮数据；然后第1个矩阵传送第二轮数据，第2个矩阵传送第二轮数据，直到第M个矩阵传送第二轮数据；直到所有数据传送完毕，M代表同时进行分解的矩阵的个数。

根据本发明的矩阵QR分解的FPGA装置的一实施例，该调度器生成数据0并传送给该处理单元。

本发明对比现有技术有如下的有益效果：本发明采用的矩阵QR分解的FPGA装置通过调度器将数据和相应的控制信息传送至处理单元并负责脉动阵列的处理顺序，还通过处理单元采用脉动阵列实现Givens旋转，脉动阵列中的每个元素采用CORDIC(Coordinate Rotation Digital Computer，坐标旋转数字计算)技术，实现实数和复数的坐标旋转。对比现有技术，本发明的技术方案有如下的优点：(1)不对QR分解的矩阵的维数形成限制，即通用性很强；(2)能够支持单个矩阵分解或者多个矩阵同时分解；(3)可使用单个处理单元分时处理脉动阵列中的所有元素；(4)硬件实现只处理脉动阵列中需要处理的元素，具有很高的吞吐率；(5)硬件实现对存储器的深度进行了优化，减少了存储器资源的使用；(6)硬件实现具有很好的可配置性。

附图说明

图1是4×4矩阵的分解图。

图2是本发明的矩阵QR分解的FPGA装置的实施例的原理图。

图3是CORDIC的向量模式示意图。

图4是CORDIC的旋转模式示意图。

图5是复数输入时对角元素的CORDIC架构示意图。

图6是复数输入时内部元素的CORDIC架构示意图。

图7是被分解矩阵的输入顺序示意图。

图8A～8K是每一轮中脉动阵列要处理数据的元素框图。

具体实施方式

下面结合附图和实施例对本发明作进一步的描述。

矩阵QR分解的FPGA装置的实施例

图2示出了本发明的矩阵QR分解的FPGA装置的实施例的原理。请参见图2，本实施例的FPGA装置包括输入接口10、输入存储单元11、调度器12、处理单元13、内部存储单元14以及输出接口15。它们之间的连接关系是：输入接口10的输出连接输入存储单元11，调度器12的输入有两路，分别是输入存储单元11的输出和内部存储单元14的输出。处理单元13接调度器12的输出，内部存储单元14接处理单元13的输出。内部存储单元14的输出分为两路，一路如前所述是连接调度器12，另一路连接输出接口15。

输入接口10是从外部接收数据。输入存储单元11存储输入接口10从外部接收到的数据。调度器12是把输入数据及其相应的控制信息传送给处理单元13，并负责脉动阵列中元素的处理顺序。

矩阵的QR分解有Householder变换、Givens旋转或Gram-Schmidt正交化分解等方法。由于Givens旋转具有并行计算的优点，因此本实施例的处理单元13采用Givens旋转来实现矩阵的QR分解。在具体的FPGA实现中，Givens旋转用脉动阵列来实现，脉动阵列如图1所示，在图1中以4×4脉动阵列为例。被分解矩阵的列元素输入到脉动阵列的不同列中，脉动阵列的最后一列为应用场景中的Z向量。脉动阵列中总的元素个数为N_cells＝N(N+3)/2，N为输入矩阵的维数。

对于本实施例的处理器的架构而言，使用单个处理单元13来处理脉动阵列中的所有元素。采用单个处理单元的好处是调度简单，不用过多考虑被分解矩阵的维数。如果采用多个处理单元13，那么就需要复杂的调度来处理不同矩阵的维数，实际实现起来需要查表机制来一一对应每一个处理单元的细节。对于有多个矩阵同时分解的应用场景(如MIMO)中，可以把单个处理单元13例化k次，然后把要分解的矩阵分成k组，每一组由一个处理单元来处理，通过这样的架构可以带来很高的吞吐率，而且数据的调度也简单了很多。

处理单元13采用CORDIC技术来实现Givens旋转。如果输入数据为实数，那么只需要1个CORDIC例化。脉动阵列含有两种类型的元素：对角元素(图1中用圆形表示)和内部元素(图1中用正方形表示)。对角元素使用CORDIC的向量模式来决定向量(R，X_i)的旋转角度θ，如图3所示，θ用于同一行中的其他元素。内部元素使用CORDIC的旋转模式，如图4所示，把向量(R，X_i)旋转角度θ，得到新的向量(R’，X’_o)，R’作为新的R值，X’_o为脉动阵列中同一列下一行元素的输入。如果输入数据是复数，对角元素需要2个CORDIC例化，内部元素需要3个CORDIC例化，分别如图5、图6所示。实数可以看作是虚部为0的复数，因此处理单元采用图6所示的硬件架构，即使用3个CORDIC例化，这样每个时钟都可以处理新的数据，吞吐率得到很大提高。

脉动阵列中元素的处理都是有顺序的，在单个矩阵分解中传送数据的顺序为：从第一行的对角元素开始处理，由左到右顺序处理同一行中的其他元素，然后处理下一行的对角元素，直到脉动阵列的所有元素都处理完毕。以图1中的脉动阵列为例，其处理顺序是：R₁₁、R₁₂、R₁₃、R₁₄、Z₁、R₂₂、R₂₃、R₂₄、Z₂、R₂₃、R₃₄、Z₃、R₄₄、Z₄，然后返回到R₁₁进行下一轮的处理。处理单元13的延迟是50个时钟，即数据从输入到得到结果大概需要50个时钟，因为脉动阵列中的元素需要上一轮数据的处理结果，所以下一轮数据的处理只能在上一轮数据的处理完成后才能开始。当分解矩阵的维数小于9时，每一轮数据处理完后需要一段等待时间才能处理新一轮的数据。在DPD(Digital Pre-distortion，数字预失真)中，矩阵的维数一般都大于9，这种情况很少出现。

在MIMO中，有很多个矩阵需要同时分解，调度器12通过合理安排处理顺序来消除等待时间，对于在多个矩阵同时分解中传送数据的顺序为：第1个矩阵处理第一轮数据(处理脉动阵列中的所有元素)，第2个矩阵处理第一轮数据(处理脉动阵列中的所有元素)……第M个矩阵处理第一轮数据(处理脉动阵列中的所有元素)；第1个矩阵处理第二轮数据(处理脉动阵列中的所有元素)，第2个矩阵处理第二轮数据(处理脉动阵列中的所有元素)……第M个矩阵处理第二轮数据(处理脉动阵列中的所有元素)；以此类推直到处理完所有的元素。

在上述的处理过程中，M的选择标准是当M个矩阵都完成一轮数据的处理后，第一个矩阵本轮数据处理的结果是能够无等待时间地被下一轮数据处理所用到。用式子表示为M＝ceil(PE_delay/N_cells)，PE_delay为处理单元13的处理时延。假设处理单元13是全流水的，并且每个时钟能接收一个新的数据输入，则把式子N_cells＝N(N+3)/2代入式M＝ceil(PE_delay/N_cells)，得到M＝ceil(2*PE_delay/N(N+3))，其中N是输入矩阵的维数。

在矩阵分解的开始阶段(对于多个矩阵同时分解的情况，M个矩阵完成数据分解后，下一组M个矩阵分解)，脉动阵列需要复位为0。如果把存储脉动阵列元素的内部存储单元14复位为0，所要花费的时钟数比较多。因此，需要调度器12自已产生数据0，并把它们传送给处理单元13。当所有的复位数据都传送给处理单元13后，调度器12用一个标志位做一下记录，用以决定何时从内部存储单元14中读取数据。

在QR分解的开始阶段和结束阶段，输入给脉动阵列元素的数据很多为0，如图1所示。由于0数据的处理结果是固定的，因此处理单元13没有必要处理这些数据。调度器12仅仅把脉动阵列中需要处理的元素的数据传送给处理单元，这样能实现更高的吞吐率。对于QR分解来说，有两个不同的阶段：开始阶段和结束阶段。在结束阶段，脉动阵列的最后N-1行为全0输入，调度器12不将这些数据送往处理单元13。

矩阵QR分解的FPGA装置的运行原理

对于上述实施例的矩阵QR分解的FPGA装置，其运行原理如下。假设所要分解的矩阵的维数是N。由于处理单元13的时延是固定的，为了提高吞吐量，需要充分地利用流水技术。当QR分解应用于DPD时，由于被分解矩阵的维数比较大，所以两次Givens旋转之间没有等待时间，从而能够充分利用流水技术。当QR分解应用于MIMO-OFDM中时，由于被分解矩阵的维数比较小，所以两次Givens旋转之间有一段等待时间，为了能够充分利用流水技术，需要多个矩阵并行计算，因此需要知道并行计算的矩阵的个数。处理单元13的时延PE_delay大约为50个时钟，把N和PE_delay代入式M＝ceil(2*PE_delay/N(N+3))，求得M。

然后进行存储器的例化，把输入存储单元11、脉动阵列元素存储器、旋转角度存储器、脉动阵列输入存储器(这3个存储器都设置在内部存储单元14内)分别进行例化，其中旋转角度存储器和脉动阵列输入存储器的数据存储结构为FIFO。这四个存储器的最小存储深度分别为N+1、M×N(N+3)/2、M×N(N+3)/2-PE delay、M×N(N+3)/2-PE_delay。

当单个矩阵需要分解时，硬件实现只含有一个处理单元13；当多个矩阵同时分解的个数小于M时，硬件实现只含有一个处理单元13；当多个矩阵同时分解的个数远远大于M时，把QR分解的硬件例化多次，每个例化处理一组M个矩阵的分解，每一个例化里面只含有一个处理单元13，而不是把处理单元13例化多次。为了使实数矩阵分解和复数矩阵分解能够复用同一部分逻辑资源，使处理单元的硬件由3个CORDIC组成，一个CORDIC处理模长的旋转，一个CORDIC处理实部的旋转，一个CORDIC处理虚部的旋转，处理单元默认处理的数据类型是复数，当进行实数QR矩阵的分解时，需要把虚部填充为0，然后和实部拼接成复数，送给处理单元13去处理。CORDIC把向量模式和旋转模式集成在同一块逻辑资源里，CORDIC的输入接口有一标志位，用以说明CORDIC进行的是向量模式还是旋转模式。CORDIC部分的硬件实现由象限判断模块、象限调整模块、迭代向量旋转模块、输出调整模块和模长补偿模块组成。象限判断模块用以判断输入的向量所处的象限。象限调整模块则把第二和第三象限的向量旋转180度，使之能够落在第一和第四象限。迭代向量旋转模块完成向量的旋转，向量的旋转在硬件实现中是通过向量的移位和相加运算来完成的，两种模式下对旋转方向控制的变量有所不同。在旋转模式下，由旋转角度θ来控制，在向量模式下，由向量的虚部来控制。具体控制方法如下：旋转模式下，旋转角度θ∈(0，90)，则为逆时针旋转；向量模式下，向量的虚部为负，则为逆时针旋转；其余情况皆为顺时针旋转。输出调整模块完成的是象限调整模块的逆操作。模长补偿模块完成对向量模长的补偿，由于经过多次旋转后，向量的模长缩减了0.6072，所以需要乘以0.6072的倒数，乘法运算可通过乘法器来实现，也可以用一系列的移位相加运算来实现。

调度器12送给处理单元13的数据是有顺序的，具体的处理顺序已经在上述的实施例中详细说明，在此不再赘述。

矩阵的QR分解需要3N-1轮才能处理完，在每一轮处理中，为了更好的提高吞吐率，调度器12只把脉动阵列中需要处理的数据传给处理单元13。在每一轮处理中，脉动阵列中需要处理数据的元素是：用2N条斜对角线穿过要分解的矩阵(如图7所示)，斜对角线的标号从左上到右下依次为1、2、……一直到2N，用i表示脉动阵列每一轮处理的索引号，当i从1到N，脉动阵列需要处理数据的元素增加斜对角线i穿过矩阵的元素；当i从N+1到2N，每增加一次循环，脉动阵列需要处理数据的元素增加斜对角线i穿过矩阵的元素，同时除去写对角线i-N穿过矩阵的元素；当i从2N+1到3N-1，脉动阵列需要处理数据的元素除去斜对角线i-N穿过矩阵的元素。图8A～8K以4×4矩阵为例详细说明了脉动阵列每一轮中处理数据的元素。

上述实施例是提供给本领域普通技术人员来实现或使用本发明的，本领域普通技术人员可在不脱离本发明的发明思想的情况下，对上述实施例做出种种修改或变化，因而本发明的保护范围并不被上述实施例所限，而应该是符合权利要求书提到的创新性特征的最大范围。

Claims

1.一种矩阵QR分解的FPGA装置，包括输入接口、输入存储单元、调度器、处理单元、内部存储单元和输出接口，其中：

该输入接口接收数据；

2.根据权利要求1所述的矩阵QR分解的FPGA装置，其特征在于，该脉动阵列的对角元素使用坐标旋转数字计算的向量模式，该脉动阵列的内部元素使用坐标旋转数字计算的旋转模式，该些内部元素的旋转角度由该些对角元素产生。

3.根据权利要求1所述的矩阵QR分解的FPGA装置，其特征在于，该调度器在单个矩阵分解中传送数据的顺序为：从该脉动阵列的第一行的对角元素开始传送第一行数据，再从该脉动阵列下一行的对角元素开始传送下一行的数据，按照同样的方式处理该脉动阵列中剩余行的数据，当传送完最后一行的数据后本轮数据传送完毕，再返回到该脉动阵列第一行的对角元素开始新一轮的传送。

4.根据权利要求1所述的矩阵QR分解的FPGA装置，其特征在于，该调度器在多个矩阵同时分解中传送数据的顺序为：第1个矩阵传送第一轮数据，第2个矩阵传送第一轮数据，自到第M个矩阵传送第一轮数据；然后第1个矩阵传送第二轮数据，第2个矩阵传送第二轮数据，直到第M个矩阵传送第二轮数据；直到所有数据传送完毕，M代表同时进行分解的矩阵的个数。

5.根据权利要求1所述的矩阵QR分解的FPGA装置，其特征在于，该调度器生成数据0并传送给该处理单元。