WO2014059921A1 - 一种并行加扰的方法及装置 - Google Patents

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scrambling
scrambler
matrix
parallel
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张嘉岷
李琪林
肖杰
苗长胜
白泰
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国网四川省电力公司电力科学研究院
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03866—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using scrambling
    • H04L25/03872—Parallel scrambling or descrambling

Definitions

  • the invention and a method and apparatus for scrambling a communication signal relate to a method and apparatus for parallel scrambling a communication signal using a sparse storage technique.
  • the purpose of the scrambling is mainly to randomize the interference signal, and the cell is scrambled by the cell-specific scrambling code sequence at the transmitting end, and the receiving end performs descrambling again. Only the UE in the cell can form according to the ID of the cell.
  • the cell-specific scrambling code sequence descrambles the received information in the local cell, so that interference between adjacent cells can be reduced to some extent.
  • the existing communication scrambling techniques can be divided into two types: serial scrambling technology and parallel scrambling technology.
  • Serial scrambling is a serial scrambling of a received pseudo-random sequence with a standard pseudo-random sequence generator generated by a standard pseudo-random sequence generator, where "0" is close to 50% of the probability of occurrence of "1". Due to the special nature of binary numerical operations, after the input transport stream is scrambled with a pseudo-random sequence, regardless of the distribution of the original transmitted stream, the probability of occurrence of "0" and "1" in the disturbed data stream is Close to 50%. Although the disturbance changes the original transmission stream, the disturbance is regular and can therefore be lifted.
  • the serial scrambling diagram is shown in Figure 1.
  • the traditional parallel scrambling technique means that the scrambler simultaneously gives a multi-bit pseudo-random code.
  • the logical operation is performed with the multi-path parallel signal to generate a multi-bit scrambled signal output.
  • Parallel addition for a given stream of code The codeword generated by the parallel-serial conversion after scrambling should be identical to the codeword generated by direct serial scrambling.
  • Parallel scrambling is mainly a parallelization problem of pseudo-random sequence generators. That is, how to design a scrambler to make the parallel code characters generated in each clock cycle coincide with the specified pseudo-random code order. Therefore, the parallel scrambling technique divides the serial signal into blocks, and different blocks are scrambled simultaneously in multiple processes.
  • the parallel scrambling diagram is shown in Figure 2.
  • the complexity is independent of the order of the scrambling code generation polynomial, and does not require hardware storage resources.
  • a method of parallel scrambling which is carried out as follows: a) Signal grouping
  • the input signal is divided and grouped and stored;
  • Another object of the present invention is to provide an operation amount capable of reducing scrambling and reducing storage space. Parallel scrambled device used.
  • a device for parallel scrambling comprising:
  • Signal grouping unit The order of the matrix of the scrambler state change relationship is used as the segmentation length, and the input signal is divided and then stored in groups;
  • the scrambling sequence generating unit determines the state change relationship matrix of the scrambler according to the pseudo random sequence length required for scrambling, and uses the following three arrays to store the state change matrix sparsely:
  • One-dimensional real array A Storage matrix: ⁇ Non-zero prime value;
  • one-dimensional real array JA storage matrix: the column subscript of the non-zero element of ⁇ as the column value, set the state of the scrambler at the initial moment
  • Scrambling unit The logical relationship between the parallel output data of the scrambler and the parallel input data and the initial state of the scrambler, D.
  • Ut Di " 3 ⁇ 4 " 3 ⁇ 4 to scramble the input signals of different groups in parallel;
  • Parallel-to-serial conversion unit After scrambling, the input signals of different groups are restored to the serial data stream in order according to the timing of the input signal.
  • the invention has the beneficial effects that the invention utilizes the characteristics of the sparse matrix, and can reduce the amount of computation and the occupation of the storage space when the pseudo-random sequence is long and the order of the register state change relationship matrix is high.
  • FIG. 1 is a schematic diagram of a conventional serial scrambling
  • 2 is a schematic diagram of a conventional parallel scrambling
  • FIG. 3 is a schematic diagram of a scrambler
  • FIG. 4 is a schematic diagram of a sparse matrix storage
  • FIG. 5 is a flowchart of a method according to an embodiment of the present invention.
  • FIG. 6 is a schematic diagram of an apparatus according to an embodiment of the present invention.
  • the signal input to the scrambler at +k time and the output signal after passing through the scrambler are: It is possible to use a plurality of scramblers at the same time to perform scrambling on a plurality of time signals in parallel, thereby solving During the scrambling process, the transmission speed bottleneck of the whole system is caused by the limitation of hardware speed. A process with speed M is dispersed to N processes with only M/N speed to ensure that the overall speed M does not decrease. At the same time, the circuit can be conveniently implemented on the programmable logic device in VHDL language. Using this method, a parallel scrambling circuit with arbitrary bit width can be derived.
  • Sparse matrix storage is performed in a sparse data structure manner, that is, only non-zero elements in the matrix are stored, and according to this structure, it is convenient to perform normal matrix operations.
  • the simplest storage format for sparse matrices is to store sparse matrices in three arrays, simple and flexible:
  • One-dimensional real array A The value of the non-zero element of the storage matrix A;
  • One-dimensional real array JA Stores column subscripts of non-zero elements
  • One-dimensional real array IA Row subscripts storing non-zero elements
  • S101 changing the order of the input signal by using the order of the scrambling device state change relationship matrix.
  • ⁇ can be stored as:
  • ⁇ 2 is:
  • Table 5 updates the state coefficient matrix
  • S104 The input signals of different groups are sequentially restored to a serial data stream according to the timing of the input signal.
  • the innovation of the present invention is that the operation in the parallel scrambling process is processed by the method of sparse matrix storage and sparse matrix multiplication. Can be applied to most communication systems that require scrambling.
  • the advantages of the present invention are: Significantly reduce the amount of computation of the programmable logic device. Take the matrix as an example: If the ordinary matrix multiplication method is used, the operation of the two real numbers is performed 343 times in the process of two ⁇ . When multiplying using a sparse matrix, only 7 real multiplication operations are required. And from the structure of the programming logic device, real multiplication is an operation that consumes a lot of computation time for the programming logic device, so in the above example, the computational efficiency is improved by 97.9%. When the pseudo-random sequence is long and the order of the state change relationship matrix of the corresponding register is high, the efficiency of the operation using the sparse matrix multiplication is higher.
  • the embodiment of the present invention further provides a device for parallel scrambling.
  • the device includes:
  • the signal grouping unit 701 divides and stores the input signal by using the order of the scrambler state change relationship matrix as the segmentation length;
  • the scrambling sequence generating unit 702 determines, according to the pseudo-random sequence length required for scrambling, the state change relationship matrix of the scrambler to multiply the row values in the sparse storage matrix by the elements corresponding to the column values;
  • the parallel-serial conversion unit 704 after scrambling, converts the input signals of different groups into a serial data stream in order according to the time of the input signal.

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Abstract

本发明公开了一种并行加扰的方法及装置，其中，所述方法包括：以扰码器状态变化关系矩阵的阶数n作为分割长度，对输入信号进行分割储存；根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T，将稀疏储存T矩阵中行值与列值对应相等的元素相乘；设定扰码器在初始时刻的状态，根据式：(I)，（II），推导出扰码器的并行输出与并行输入数据及扰码器初始状态之间的逻辑关系，将不同分组的输入信号并行进行加扰处理；加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。通过本发明，能够减少加扰的运算量，并减少对存储空间的占用。

Description

一种并行加扰的方法及装置
技术领域
本发明及对通信信号进行加扰的方法及装置， 特别是涉及采用稀疏存储 技术对通信信号进行并行加扰的方法及装置。
背景技术
在通信系统中， 加扰的目的主要在于将干扰信号随机化， 在发送端用小 区专用扰码序列进行加扰， 接收端再进行解扰， 只有本小区内的 UE才能根 据本小区的 ID形成的小区专用扰码序列对接收到的本小区内的信息进行解 扰， 这样可以在一定程度上减小相邻小区间的干扰。
现有的通信加扰技术可分为两种： 串行加扰技术和并行加扰技术。
串行加扰就是用一个标准的伪随机序列与接收到信号串行加扰， 伪随机 序列由一个标准的伪随机序列发生器生成， 其中 "0"与 " 1 " 出现的概率接 近 50%。 由于二进制数值运算的特殊性质， 用伪随机序列对输入的传送码流 进行扰乱后，无论原始传送码流是何种分布，扰乱后的数据码流中 "0"与" 1 " 的出现概率都接近 50%。 扰乱虽然改变了原始传送码流， 但这种扰乱是有规 律的， 因而也是可以解除的。 串行加扰示意图如附图 1所示。
但串行加扰存在的问题是由于受触发器翻转性能以及后续存储器读写操 作速度的限制。 在这个速率等级上， 对高速的串行数据流进行线速处理在硬 件实现上是不现实的。
传统的并行加扰技术是指扰码器同时给出多位伪随机码 . 与多路并行信 码进行逻辑运算， 产生多位加扰的信码输出。 对给定的信码流， 进行并行加 扰后经并串转换所产生的码字.应当与直接串行加扰所产生的码字完全一致。 实现并行加扰主要是伪随机序列发生器的并行化问题。 即如何设计一种扰码 器， 使每个时钟周期所产生的并行码字符合规定的伪随机码顺序。 因此， 并 行加扰技术就将串行的信码分块， 不同的分块同时在多个过程中进行加扰。 并行加扰示意图如附图 2所示。
传统的并行加扰方法在并行宽度不大的情况下， 复杂度与扰码生成多项 式的阶数无关， 而且不需要占用硬件的存储资源。
但是传统并行加扰方法也存在问题：
1、如果使用的扰码器复杂， 传统并行加扰方法产生的伪随机序列长， 对 应寄存器的状态变化关系矩阵阶数高，即使使用 VHDL语言在可编程逻辑器 件上进行实现， 也会造成庞大的运算量。
2、 传统并行加扰方法的系统开销仍然很大， 而且随着并行宽度的增大， 扰码器并行输出逻辑的推导开始变复杂， 需要占用的硬件资源开始变大。 发明内容
本发明的目的在于提供一种并行加扰的方法， 以减少加扰的运算量和对 存储空间的占用。
本发明的目的是这样实现的： 一种并行加扰的方法， 按以下步骤进行： a) 信号分组
以扰码器状态变化关系矩阵的阶数 "作为分割长度， 对输入信号分割后 进行分组储存；
b ) 加扰序列生成
根据加扰所需伪随机序列长度， 确定扰码器的状态变化关系矩阵 采 用以下三个数组对状态变化矩阵 r进行稀疏存储： 一维实型数组 A: 存储矩 阵 的非零元素元值； 一维实型数组 JA: 存储矩阵 Γ的非零元素的列下标作 为列值； 一维实型数组 IA: 存储矩阵 Γ的非零元素的行下标作为行标； 设扰 码器在初始时刻的状态 β"=[β° 2 3 :^β ]， Qn+k =Tkm 式中， Qn+k为 扰码器在" + 时刻的状态， 为状态变化矩阵 的 次方， @符号表示矩阵与 向量相乘过程中的加法采用模 2加法； 将 + +2"' +A作为加扰序列； c) 加扰处理 扰码器的并行输出数据 D。w与并行输入数据 Din及扰码器初始状态之间的 ―
逻辑关系如下式： D。ut =°in ¾ "¾ 其中 ©表示模二加法， 并对不 同分组的输入信号采用加扰序列并行进行加扰处理； d) 并串转换 在加扰后， 不同分组的输入信号根据输入信号的时刻， 按次序还原成串 行的数据流。 上述阶数"等于 7时， 步骤 c) 中扰码器并行输出数据 D。w与并行输入数 据 Din及扰码器初始状态之间的逻辑关系式下：
Figure imgf000005_0001
其中， ®符号表示模二加法。 本发明的另一目的是提供一种能减少加扰的运算量和降低对存储空间占 用的并行加扰的装置。
本发明另一目的是这样实现的： 一种并行加扰的装置， 包括：
信号分组单元： 以扰码器状态变化关系矩阵的阶数 "作为分割长度， 对 输入信号分割后进行分组储存；
加扰序列生成单元： 根据加扰所需伪随机序列长度， 确定扰码器的状态 变化关系矩阵， 采用以下三个数组对状态变化矩阵 进行稀疏存储： 一维实 型数组 A: 存储矩阵: Γ的非零之素元值； 一维实型数组 JA: 存储矩阵: Γ的非 零元素的列下标作为列值， 设扰码器在初始时刻 的状态
Qn =
Figure imgf000006_0001
, Qn+k Q" , 式中， ^为扰码器在 寸刻的状 态， 为状态变化矩阵 r的 次方， @符号表示矩阵与向量相乘过程中的加 法采用模 2加法； 将 + +2 作为加扰序列；
加扰单元： 扰码器的并行输出数据与并行输入数据及扰码器初始状态之 间的逻辑关系， D。ut = Di" ¾ "¾ 将不同分组的输入信号并行进行 加扰处理；
并串转换单元： 在加扰后， 不同分组的输入信号根据输入信号的时刻， 按次序还原成串行的数据流。
本发明的有益效果是：本发明利用稀疏矩阵的特点，在伪随机序列较长、 寄存器状态变化关系矩阵阶数较高时， 能够减少加扰的运算量和对存储空间 的占用。
本发明的有益效果将结合具体实施方式加以进一步阐述。
附图说明 图 1是传统串行加扰示意图； 图 2是传统并行加扰示意图； 图 3是扰码器示意图；
图 4是稀疏矩阵储存示意图； 图 5是本发明实施例提供的方法的程序流程图；
图 6是本发明实施例提供的装置的示意图。
具体实施方式 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而 不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员所获得的 所有其他实施例， 都属于本发明保护的范围。 在通信系统的加扰中， 扰码器的状态不依赖于输人数据， 这就为加扰与 解扰的并行处理提供了可能。 例如， 扰码器示意图如附图 3所示。 扰码器中 各寄存器的状态变化关系可用矩阵表示为：
Figure imgf000007_0001
设扰码器在任意时刻《的状态为：
Qn = [Q:Q Q Q Q;Q5 nQ6 n (2) 则在" +1时刻的状态为：
Qn+1 = T ® Qn 其中 Γ为变换矩阵， @符号表示矩阵与 加法。
同样可以得出在" +k时刻扰码器的状态为：
Qn+k = Tk ® Q" (4) 其中 的上标为 次方， 其他字母上下标无运算含义。
由以上分析可知， "+k时刻输入加扰器的信号 ，通过加扰器后输出信 号为： 可以在同一时刻利用多个加扰器， 并行对多个时刻信号进行加扰处理， 从而解决于加扰过程中， 由于硬件速度的限制所导致的整个系统的传输速度 瓶颈。 即将一个速度为 M的过程， 分散到 N个只能有 M/N速度的过程， 保 证整体的速度 M不降低。 同时该电路可以方便的用 VHDL语言在可编程逻 辑器件上进行实现。 使用该方法可以推导出任意位宽的并行加扰电路。
稀疏矩阵存储采用稀疏数据结构方式进行，即只存储矩阵中的非零元素， 并且依这种结构能方便在进行通常的矩阵运算。 稀疏矩阵最简单的存储格式 是用三个数组来存储稀疏矩阵， 简单而灵活：
一维实型数组 A: 存储矩阵 A的非零元素之值；
一维实型数组 JA: 存储非零元素的列下标；
一维实型数组 IA: 存储非零元素的行下标；
例如： 当 0 0 0 0 1 1、
1 0 0 0 0 0 0
0 1 0 0 0 0 0
A 0 0 1 0 0 0 0
0 0 0 1 0 0 0
0 0 0 0 1 0 0
0 0 0 0 0 1 0 (6)
Figure imgf000009_0001
Figure imgf000009_0003
表 1 稀疏矩阵存储参数表
稀疏矩阵储存示意图如附图 4所示。
在使用本发明实施例提供的方法时， 参见图 5， 可以包括以下步骤： S101 : 以扰码器状态变化关系矩阵的阶数 "作为分割长度， 对输入信号 进行分割储
S102: 首先根据加扰所需伪随机序列长度， 确定扰码器的状态变化关系 矩阵 T 、
Figure imgf000009_0002
按照矩阵的稀疏存储， Τ可存储为:
Figure imgf000009_0004
Figure imgf000010_0001
表 2 寄存器状态变化关系稀疏矩阵
设定扰码器在初始时刻的状态， 可得： β"=[^
Qn+k = Tk ® Qn。 将稀疏储存的 矩阵中的行值与列值对应相等的元素相乘。
例如： Γ2为：
Figure imgf000010_0002
表 3 寄存器状态变化关系稀疏矩阵的 2次方
Qn 1 1 0 1 0 1 ^时， 可储存为：
Figure imgf000010_0003
表 4状态稀疏矩阵
由^ =7^®β"可知， 当 k = 2， 则可以转化为： β"+2=Γ2®β"， 则 β"+2为:
Figure imgf000010_0004
表 5更新状态系数矩阵
所以， 2"+1=[i i i i o i o]r ; S103 : 根据 =[ ^ ^ ^^]， Qn+k
Figure imgf000011_0001
, 可以推导出扰码器的 并行输出与并行输入数据及扰码器初始状态之间的逻辑关系： 1) 3)
Figure imgf000011_0002
将不同的分组的输入信号并行进行加扰处理；
S104: 将不同分组的输入信号根据输入信号的时刻， 按次序还原成串行 的数据流。
本发明的创新点在于： 采用了稀疏矩阵储存和稀疏矩阵相乘的办法处理 并行加扰过程中的运算。 可以应用于大多数需要加扰的通信系统中。
本发明的优势在于： 大幅减少可编程逻辑器件的运算量。 以矩阵 为例： 如果使用普通的矩阵相乘的办法， 二^ ^^的过程中要进行 343次两个实 数相乘的运算。 当使用稀疏矩阵相乘时， 仅需要进行 7次实数相乘的运算。 且从编程逻辑器件的结构考虑， 实数相乘是耗费编程逻辑器件运算时间较多 的运算， 所以就上例而言， 运算效率提高了岳 97.9%。 当伪随机序列较长， 对应的寄存器的状态变化关系矩阵阶数高时， 使用稀疏矩阵相乘的对运算效 率的提升会更高。
与本发明实施例提供的并行加扰的方法相对应， 本发明实施例还提供了 一种并行加扰的装置， 参见图 6， 该装置包括：
信号分组单元 701， 以扰码器状态变化关系矩阵的阶数 "作为分割长度， 对输入信号进行分割储存； 加扰序列生成单元 702， 根据加扰所需伪随机序列长度， 确定扰码器的 状态变化关系矩阵将稀疏储存 矩阵中行值与列值对应相等的元素相乘； 加扰单元 703， 设定扰码器在初始时刻的状态， 根据式： Qn =
Figure imgf000012_0001
Qn+k = Tk n , 推导出扰码器的并行输出与并行输入 数据及扰码器初始状态之间的逻辑关系， 将不同分组的输入信号并行进行加 扰处理；
并串转换单元 704， 在加扰后， 不同分组的输入信号根据输入信号的时 亥 lj， 按次序还原成串行的数据流。
需要说明的是， 本发明实施例所描述的装置实施例是与前述方法实施例 对应的， 因此， 装置实施例中未详述部分， 可以参照方法实施例中的介绍， 这里不再赘述。
以上对本发明所提供的一种并行加扰的方法及装置， 进行了详细介绍， 本文中应用了具体个例对本发明的原理及实施方式进行了阐述， 以上实施例 的说明只是用于帮助理解本发明的方法及其核心思想； 同时， 对于本领域的 一般技术人员， 依据本发明的思想， 在具体实施方式及应用范围上均会有改 变之处。 综上所述， 本说明书内容不应理解为对本发明的限制。

Claims

权 利 要 求
1、 一种并行加扰的方法， 其特征在于， 按以下步骤进行：
a)信号分组： 以扰码器状态变化关系矩阵的阶数 "作为分割长度， 对输 入信号分割后进行分组储存；
b )加扰序列生成： 根据加扰所需伪随机序列长度， 确定扰码器的状态变 化关系矩阵 采用以下三个数组对状态变化矩阵 进行稀疏存储： 一维实 型数组 A: 存储矩阵 Γ的非零元素元值； 一维实型数组 JA: 存储矩阵 Γ的非 零元素的列下标作为列值； 一维实型数组 IA: 存储矩阵 Γ的非零元素的行下 标作为行标； 设定扰码器在初始时刻的状态 β" ， 根据式： Qn =
Figure imgf000013_0001
Tk " , 式中， ^为扰码器在 寸刻的状 态， 为状态变化矩阵 r的 次方， @符号表示矩阵与向量相乘过程中的加 法采用模 2加法， 将 ' ' ' QTk作为加扰序列；
c)加扰处理： 扰码器的并行输出数据 D。w与并行输入数据 «及扰码器初 始状态之间的逻辑关系如下式： ^ =Di- ¾ "¾ 其中 @表示模二 加法， 并对不同分组的输入信号采用加扰序列并行进行加扰处理；
d )并串转换： 在加扰后， 不同分组的输入信号根据输入信号的时刻， 按 次序还原成串行的数据流。
2、 根据权利要求 1所述的一种并行加扰的方法， 其特征是， 所述阶数" 等于 7时步骤 c ) 中， 扰码器并行输出数据 D。w与并行输入数据 «及扰码器 初始状态之间的逻辑关系式下：
Figure imgf000014_0001
其中， ®符号表示模二加法。
3、 一种并行加扰的装置， 其特征在于， 包括：
信号分组单元： 以扰码器状态变化关系矩阵的阶数 "作为分割长度， 对 输入信号分割后进行分组储存；
加扰序列生成单元： 根据加扰所需伪随机序列长度， 确定扰码器的状态 变化关系矩阵， 采用以下三个数组对状态变化矩阵 进行稀疏存储： 一维实 型数组 A: 存储矩阵 Γ的非零之素元值； 一维实型数组 JA: 存储矩阵 Γ的非 零元素的列下标作为列值， 设扰码器在初始时刻 的状态 Qn
Figure imgf000014_0002
, , 式中， ^为扰码器在 寸刻的状 态， 为状态变化矩阵 r的 次方， @符号表示矩阵与向量相乘过程中的加 法采用模 2加法； 将 + +2 作为加扰序列；
加扰单元： 扰码器的并行输出数据与并行输入数据及扰码器初始状态之 间的逻辑关系， 。ut = °in ¾ "¾ 将不同分组的输入信号并行进行 加扰处理；
并串转换单元： 在加扰后， 不同分组的输入信号根据输入信号的时刻， 按次序还原成串行的数据流。
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