CN102932100B - 一种并行加扰的方法及装置 - Google Patents

Abstract

本发明公开了一种并行加扰的方法及装置，其中，所述方法包括：以扰码器状态变化关系矩阵的阶数n作为分割长度，对输入信号进行分割储存；根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T，将稀疏储存T矩阵中行值与列值对应相等的元素相乘；设定扰码器在初始时刻的状态，根据式： 推导出扰码器的并行输出与并行输入数据及扰码器初始状态之间的逻辑关系，将不同分组的输入信号并行进行加扰处理；加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。通过本发明，能够减少加扰的运算量，并减少对存储空间的占用。

Description

一种并行加扰的方法及装置

技术领域

本发明及对通信信号进行加扰的方法及装置，特别是涉及采用稀疏存储技术对通信信号进行并行加扰的方法及装置。

背景技术

在通信系统中，加扰的目的主要在于将干扰信号随机化，在发送端用小区专用扰码序列进行加扰，接收端再进行解扰，只有本小区内的UE才能根据本小区的ID形成的小区专用扰码序列对接收到的本小区内的信息进行解扰，这样可以在一定程度上减小相邻小区间的干扰。

现有的通信加扰技术可分为两种：串行加扰技术和并行加扰技术。

串行加扰就是用一个标准的伪随机序列与接收到信号串行加扰，伪随机序列由一个标准的伪随机序列发生器生成，其中“0”与“1”出现的概率接近50％。由于二进制数值运算的特殊性质，用伪随机序列对输入的传送码流进行扰乱后，无论原始传送码流是何种分布，扰乱后的数据码流中“0”与“1”的出现概率都接近50％。扰乱虽然改变了原始传送码流，但这种扰乱是有规律的，因而也是可以解除的。串行加扰示意图如附图1所示。

但串行加扰存在的问题是由于受触发器翻转性能以及后续存储器读写操作速度的限制。在这个速率等级上，对高速的串行数据流进行线速处理在硬件实现上是不现实的。

传统的并行加扰技术是指扰码器同时给出多位伪随机码.与多路并行信码进行逻辑运算，产生多位加扰的信码输出。对给定的信码流，进行并行加扰后经并串转换所产生的码字.应当与直接串行加扰所产生的码字完全一致。实现并行加扰主要是伪随机序列发生器的并行化问题。即如何设计一种扰码器，使每个时钟周期所产生的并行码字符合规定的伪随机码顺序。因此，并行加扰技术就将串行的信码分块，不同的分块同时在多个过程中进行加扰。并行加扰示意图如附图2所示。

传统的并行加扰方法在并行宽度不大的情况下，复杂度与扰码生成多项式的阶数无关，而且不需要占用硬件的存储资源。

但是传统并行加扰方法也存在问题：

1、如果使用的扰码器复杂，传统并行加扰方法产生的伪随机序列长，对应寄存器的状态变化关系矩阵阶数高，即使使用VHDL语言在可编程逻辑器件上进行实现，也会造成庞大的运算量。

2、传统并行加扰方法的系统开销仍然很大，而且随着并行宽度的增大，扰码器并行输出逻辑的推导开始变复杂，需要占用的硬件资源开始变大。

发明内容

本发明的目的在于提供一种并行加扰的方法，以减少加扰的运算量和对存储空间的占用。

本发明的目的是这样实现的：一种并行加扰的方法，按以下步骤进行：

a)信号分组

以扰码器状态变化关系矩阵的阶数m作为分割长度，对输入信号分割后进行分组储存；

b)加扰序列生成

根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T；采用以下三个数组对状态变化矩阵T进行稀疏存储：一维实型数组A：存储矩阵T的非零元素元值；一维实型数组JA：存储矩阵T的非零元素的列下标作为列值；一维实型数组IA：存储矩阵T的非零元素的行下标作为行值；设扰码器在初始时刻的状态 式中，Q^n+k为扰码器在n+k时刻的状态，T^k为状态变化矩阵T的k次方，符号表示矩阵与向量相乘过程中的加法采用模2加法；将作为加扰序列；

c)加扰处理

扰码器的并行输出数据D_out与并行输入数据D_in及扰码器初始状态之间的逻辑关系如下式：其中表示模二加法，并对不同分组的输入信号采用加扰序列并行进行加扰处理，为n+k时刻输入加扰器的信号，为通过加扰器后的输出信号；

d)并串转换

在加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。

上述阶数n等于7时，步骤c)中扰码器并行输出数据D_out与并行输入数据D_in及扰码器初始状态之间的逻辑关系式下：

$D_{out}(n+i)=\left\{\begin{array}{cc}{D}_{in}(n+i)\⊕Q_{6-i}^n& (0\≤i\≤6)\\ D_{in}(n+i)\⊕Q_{13-i}^n\⊕Q_{12-i}^n& (7\≤i\≤11)\\ D_{in}(n+12)\⊕Q_1^n\⊕Q_0^n& (i=12)\\ D_{in}(n+13)\⊕Q_0^n\⊕Q_5^n\⊕Q_6^n& (i=13)\\ D_{in}(n+14)\⊕Q_4^n\⊕Q_6^n& (i=14)\\ D_{in}(n+15)\⊕Q_3^n\⊕Q_5^n& (i=15)\end{array}\right.$

其中，符号表示模二加法。

本发明的另一目的是提供一种能减少加扰的运算量和降低对存储空间占用的并行加扰的装置。

本发明另一目的是这样实现的：一种并行加扰的装置，包括：

信号分组单元：以扰码器状态变化关系矩阵的阶数m作为分割长度，对输入信号分割后进行分组储存；

加扰序列生成单元：根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵，采用以下三个数组对状态变化矩阵T进行稀疏存储：一维实型数组A：存储矩阵T的非零之素元值；一维实型数组JA：存储矩阵T的非零元素的列下标作为列值；一维实型数组IA：存储非零元素的行下标作为行值；设扰码器在初始时刻的状态 式中，Q^n+k为扰码器在n+k时刻的状态，T^k为状态变化矩阵T的k次方，符号表示矩阵与向量相乘过程中的加法采用模2加法；将作为加扰序列；

加扰单元：扰码器的并行输出数据与并行输入数据及扰码器初始状态之间的逻辑关系，将不同分组的输入信号并行进行加扰处理，其中为n+k时刻输入干扰器的信号，为通过加扰器后的输出信号；

并串转换单元：在加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。

本发明的有益效果是：本发明利用稀疏矩阵的特点，在伪随机序列较长、寄存器状态变化关系矩阵阶数较高时，能够减少加扰的运算量和对存储空间的占用。

本发明的有益效果将结合具体实施方式加以进一步阐述。

附图说明

图1是传统串行加扰示意图。

图2是传统并行加扰示意图。

图3是扰码器示意图。

图4是稀疏矩阵储存示意图。

图5是本发明实施例提供的方法的程序流程图。

图6是本发明实施例提供的装置的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。

在通信系统的加扰中，扰码器的状态不依赖于输人数据，这就为加扰与解扰的并行处理提供了可能。例如，扰码器示意图如附图3所示。扰码器中各寄存器的状态变化关系可用矩阵表示为：

$T=\left(\begin{array}{ccccccc}0& 0& 0& 0& 0& 1& 1\\ 1& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 0\\ 0& 0& 0& 1& 0& 0& 0\\ 0& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 0& 1& 0\end{array}\right)---\left(1\right)$

设扰码器在任意时刻n的状态为：

$Q^n=\[Q_0^n{Q}_1^n{Q}_2^n{Q}_3^n{Q}_4^n{Q}_5^n{Q}_6^n\]---\left(2\right)$

则在n+1时刻的状态为：

$Q^{n+1}=T\⊗Q^n---\left(3\right)$

其中T为变换矩阵，符号表示矩阵与向量相乘过程中的加法采用模2加法。

同样可以得出在n+k时刻扰码器的状态为：

$Q^{n+k}=T^k\⊗Q^n---\left(4\right)$

其中T的上标为k次方，其他字母上下标无运算含义。

由以上分析可知，n+k时刻输入加扰器的信号通过加扰器后输出信号为：

$D_{out}^{n+k}=D_{in}^{n+k}\⊕(Q_6^{n+1}{Q}_6^{n+2}...Q_6^{n+k})---\left(5\right)$

可以在同一时刻利用多个加扰器，并行对多个时刻信号进行加扰处理，从而解决于加扰过程中，由于硬件速度的限制所导致的整个系统的传输速度瓶颈。即将一个速度为M的过程，分散到N个只能有M/N速度的过程，保证整体的速度M不降低。同时该电路可以方便的用VHDL语言在可编程逻辑器件上进行实现。使用该方法可以推导出任意位宽的并行加扰电路。

稀疏矩阵存储采用稀疏数据结构方式进行，即只存储矩阵中的非零元素，并且依这种结构能方便在进行通常的矩阵运算。稀疏矩阵最简单的存储格式是用三个数组来存储稀疏矩阵，简单而灵活：

一维实型数组A：存储矩阵A的非零元素之值；

一维实型数组JA：存储非零元素的列下标；

一维实型数组IA：存储非零元素的行下标；

例如：当

$A=\left(\begin{array}{ccccccc}0& 0& 0& 0& 0& 1& 1\\ 1& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 0\\ 0& 0& 0& 1& 0& 0& 0\\ 0& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 0& 1& 0\end{array}\right)---\left(6\right)$

按照矩阵的稀疏存储，A可存储为：

A	1	1	1	1	1	1	1	1
									JA	1	2	3	4	5	6	6	7
IA	2	3	4	5	6	1	7	1

表1稀疏矩阵存储参数表

稀疏矩阵储存示意图如附图4所示。

在使用本发明实施例提供的方法时，参见图5，可以包括以下步骤：

S101：以扰码器状态变化关系矩阵的阶数n作为分割长度，对输入信号进行分割储存；

S102：首先根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T：

$T=\left(\begin{array}{ccccccc}0& 0& 0& 0& 0& 1& 1\\ 1& 0& 0& 0& 0& 0& 0\\ 0& 1& 0& 0& 0& 0& 0\\ 0& 0& 1& 0& 0& 0& 0\\ 0& 0& 0& 1& 0& 0& 0\\ 0& 0& 0& 0& 1& 0& 0\\ 0& 0& 0& 0& 0& 1& 0\end{array}\right)$

按照矩阵的稀疏存储，T可存储为：

T	1	1	1	1	1	1	1	1
									JT	1	2	3	4	5	6	6	7
IT	2	3	4	5	6	1	7	1

表2寄存器状态变化关系稀疏矩阵

设定扰码器在初始时刻的状态，可得： $Q^{n+k}=T^k\⊗Q^n.$

将稀疏储存的T矩阵中的行值与列值对应相等的元素相乘。

例如T²为：

A	1	1	1	1	1	1	1	1
									JA	1	2	3	4	5	5	6	7
IA	3	4	5	6	7	1	1	2

表3寄存器状态变化关系稀疏矩阵的2次方

Qⁿ＝[1 1 0 1 0 1 1]^T时，可储存为：

D	1	1	1	1	1
						JD	1	1	1	1	1
ID	1	2	4	6	7

表4状态稀疏矩阵

由可知，当k＝2，则可以转化为：则Qⁿ⁺²为：

D	1	1	1	1	1
						JD	1	1	1	1	1
ID	1	2	3	6	4

表5更新状态系数矩阵

所以，Qⁿ⁺¹＝[1 1 1 1 0 1 0]^T；

S103：根据 可以推导出扰码器的并行输出与并行输入数据及扰码器初始状态之间的逻辑关系：

$D_{out}(n+i)=\left\{\begin{array}{cc}{D}_{in}(n+i)\⊕Q_{6-i}^n& (0\≤i\≤6)\\ D_{in}(n+i)\⊕Q_{13-i}^n\⊕Q_{12-i}^n& (7\≤i\≤11)\\ D_{in}(n+12)\⊕Q_1^n\⊕Q_0^n& (i=12)\\ D_{in}(n+13)\⊕Q_0^n\⊕Q_5^n\⊕Q_6^n& (i=13)\\ D_{in}(n+14)\⊕Q_4^n\⊕Q_6^n& (i=14)\\ D_{in}(n+15)\⊕Q_3^n\⊕Q_5^n& (i=15)\end{array}\right.$

将不同的分组的输入信号并行进行加扰处理；

S104：将不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。

本发明的创新点在于：采用了稀疏矩阵储存和稀疏矩阵相乘的办法处理并行加扰过程中的运算。可以应用于大多数需要加扰的通信系统中。

本发明的优势在于：大幅减少可编程逻辑器件的运算量。以矩阵T为例：如果使用普通的矩阵相乘的办法，的过程中要进行343次两个实数相乘的运算。当使用稀疏矩阵相乘时，仅需要进行7次实数相乘的运算。且从编程逻辑器件的结构考虑，实数相乘是耗费编程逻辑器件运算时间较多的运算，所以就上例而言，运算效率提高了岳97.9％。当伪随机序列较长，对应的寄存器的状态变化关系矩阵阶数高时，使用稀疏矩阵相乘的对运算效率的提升会更高。

与本发明实施例提供的并行加扰的方法相对应，本发明实施例还提供了一种并行加扰的装置，参见图6，该装置包括：

信号分组单元701，以扰码器状态变化关系矩阵的阶数n作为分割长度，对输入信号进行分割储存；

加扰序列生成单元702，根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵将稀疏储存T矩阵中行值与列值对应相等的元素相乘；

加扰单元703，设定扰码器在初始时刻的状态，根据式： 推导出扰码器的并行输出与并行输入数据及扰码器初始状态之间的逻辑关系，将不同分组的输入信号并行进行加扰处理；

并串转换单元704，在加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。

需要说明的是，本发明实施例所描述的装置实施例是与前述方法实施例对应的，因此，装置实施例中未详述部分，可以参照方法实施例中的介绍，这里不再赘述。

以上对本发明所提供的一种并行加扰的方法及装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (3)

1.一种并行加扰的方法，其特征在于，按以下步骤进行：

a)信号分组

以扰码器状态变化关系矩阵的阶数m作为分割长度，对输入信号分割后进行分组储存；

b)加扰序列生成

根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵T；采用以下三个数组对状态变化关系矩阵T进行稀疏存储：一维实型数组A：存储状态变化关系矩阵T的非零元素元值；一维实型数组JA：存储状态变化关系矩阵T的非零元素的列下标作为列值；一维实型数组IA：存储状态变化关系矩阵T的非零元素的行下标作为行值；设定扰码器在初始时刻的状态Qⁿ，根据式：

$Q^n=\[Q_0^n{Q}_1^n{Q}_2^n{Q}_3^n{Q}_4^n{Q}_5^n{Q}_6^n\],Q^{n+k}=T^k\⊗Q^n,$ 式中，Q^n+k为扰码器在n+k时刻的状态，T^k为状态变化关系矩阵T的k次方，符号表示矩阵与向量相乘过程中的加法采用模2加法，将作为加扰序列；

c)加扰处理

扰码器的并行输出数据D_out与并行输入数据D_in及扰码器初始状态之间的逻辑关系如下式：其中表示模二加法，并对不同分组的输入信号采用加扰序列并行进行加扰处理，为n+k时刻输入加扰器的信号，为通过加扰器后的输出信号；

d)并串转换

在加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。

2.根据权利要求1所述的一种并行加扰的方法，其特征是，所述阶数m等于7时步骤c)中，扰码器并行输出数据D_out与并行输入数据D_in及扰码器初始状态之间的逻辑关系式下：

$D_{out}\left(n+i\right)=\left\{\begin{array}{cc}{D}_{in}\left(n+i\right)\⊕Q_{6-i}^n& \left(0\≤i\≤6\right)\\ D_{in}\left(n+i\right)\⊕Q_{13-i}^n\⊕Q_{12-i}^n& \left(7\≤i\≤11\right)\\ D_{in}\left(n+12\right)\⊕Q_1^n\⊕Q_0^n& \left(i=12\right)\\ D_{in}\left(n+13\right)\⊕Q_0^n\⊕Q_5^n\⊕Q_6^n& \left(i=13\right)\\ D_{in}\left(n+14\right)\⊕Q_4^n\⊕Q_6^n& \left(i=14\right)\\ D_{in}\left(n+15\right)\⊕Q_3^n\⊕Q_5^n& \left(i=15\right)\end{array}\right.$

其中，符号表示模二加法。

3.一种并行加扰的装置，其特征在于，包括：

信号分组单元：以扰码器状态变化关系矩阵的阶数m作为分割长度，对输入信号分割后进行分组储存；

加扰序列生成单元：根据加扰所需伪随机序列长度，确定扰码器的状态变化关系矩阵，采用以下三个数组对状态变化关系矩阵T进行稀疏存储：一维实型数组A：存储状态变化关系矩阵T的非零之素元值；一维实型数组JA：存储状态变化关系矩阵T的非零元素的列下标作为列值；一维实型数IA：存储非零元素的行下标作为行值；设扰码器在初始时刻的状态 式中，Q^n+k为扰码器在n+k时刻的状态，T^k为状态变化矩阵T的k次方，符号表示矩阵与向量相乘过程中的加法采用模2加法；将作为加扰序列；

加扰单元：扰码器的并行输出数据与并行输入数据及扰码器初始状态之间的逻辑关系，将不同分组的输入信号并行进行加扰处理，其中为n+k时刻输入干扰器的信号，为通过加扰器后的输出信号；

并串转换单元：在加扰后，不同分组的输入信号根据输入信号的时刻，按次序还原成串行的数据流。