CN105553646A - 面向分组密码算法并行计算的可重构s盒电路结构 - Google Patents

Abstract

本发明涉及一种面向分组密码算法并行计算的可重构S盒电路结构，其包括若干可配置的查找表单元，每个查找表单元内包括存储器以及输入控制电路与输出控制电路；所述存储单元的地址位宽不小于所述存储分组密码替换表的输入数据位宽，所述存储单元的数据位宽不小于所述存储分组密码替换表的输出数据位宽，存储单元的并行地址端口数量不小于分组密码替换表的展开轮数且存储单元内存储器的数量不小于每轮替换中并行操作次数，以满足利用所述分组密码替换表执行相应的分组加密时的全展开访问并发度需求。本发明配置灵活，可并行处理数据，有效提高运算速度快，能实现多种分组密码，减少存储器数量和电路实现面积。

Description

面向分组密码算法并行计算的可重构S盒电路结构

技术领域

本发明涉及一种电路结构，尤其是一种面向分组密码算法并行计算的可重构S盒电路结构，属于S盒电路的技术领域。

背景技术

随着计算机技术和通信技术的发展，信息安全问题逐渐成为人们关注的社会问题，密码技术是保证信息的机密性、安全性和可用性等安全要求的基本手段。密码算法是现代安全应用的基础，也是信息系统安全性的根本所在，实现高效灵活的密码算法是高性能信息系统的重要指标和根本保障，因此也成为信息安全领域的重要课题。在密码算法中分组密码占有重要的地位，并广泛的被应用于各个领域。

S盒是许多分组密码算法的核心组成部分，提供分组密码算法所必需的混淆作用。在不同的分组密码算法中，S盒的内部结构和构建方式也有所不同。S盒是许多分组密码算法中的唯一非线性模块，因此它的密码强度对整个分组密码算法的安全强度产生直接影响。事实上，S盒的性能和面积要求已经成为分组密码整体实现的一个重要瓶颈。

现有技术中的密码处理器中，S盒的实现方式主要有二种：1)、基于逻辑电路的实现方式，即用硬件逻辑电路来实现S盒操作所包含的布尔函数，其占用资源较少，但运算速度较慢，不具可配置性，不能实现多种不同类型的S盒操作，不能并行处理数据，甚至无法实现部分分组密码，例如DES；2)、基于查找表单元的实现方式，将S盒替换表存储在存储器(如RAM或ROM)中，S盒的输入作为存储器的地址输入，对应的地址空间中存放的数据就是S盒的输出值，这种方法运算速度快，因为存储器地址宽度是很容易改变的，所以其具有可配置性，能实现多种分组密码运算的S盒操作，但占用较多存储单元，电路实现面积大。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种面向分组密码算法并行计算的可重构S盒电路结构，其配置灵活，可并行处理数据，有效提高运算速度快，能实现多种分组密码，减少存储器数量和电路实现面积。

按照本发明提供的技术方案，所述面向分组密码算法并行计算的可重构S盒电路结构，包括若干可配置的查找表单元，每个查找表单元内包括若干存储器以及用于接收配置信息的输入控制电路与输出控制电路；所述存储器具有多个并行地址端口以及多个数据端口，输入控制电路与存储器的并行地址端口连接，输出控制电路与存储器的并行数据端口连接；

输入控制电路、输出控制电路能接收配置信息，并能根据所述配置信息配置查找表单元内存储器间的连接配合状态，以使得配置后的一个或多个存储器能形成用于存储分组密码替换表的存储单元；

所述存储单元的地址位宽不小于所述存储分组密码替换表的输入数据位宽，所述存储单元的数据位宽不小于所述存储分组密码替换表的输出数据位宽，存储单元的并行地址端口数量不小于分组密码替换表的展开轮数且存储单元内存储器的数量不小于每轮替换中并行操作次数，以满足利用所述分组密码替换表执行相应的分组加密时的全展开访问并发度需求。

所述分组密码替换表的替换表输入数据位宽不大于单个存储器地址端口的地址位宽且分组密码替换表的替换表输出数据位宽不大于单个存储器数据端口的数据位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得查找表单元内的每个存储器独立存储所述分组密码替换表。

所述分组密码替换表的替换表输入数据位宽大于单个存储器地址端口的地址位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得多个存储器级联后形成存放一个分组密码替换表的存储单元；

所述单个存储器数地址端口的数据位宽与所述存放分组密码替换表的低位数据输入位宽一致时，将分组密码替换表的低位输入数据从存储单元的地址端口输入，分组密码替换表的高位输入数据作为片选信号选择存储单元内相应存储器的数据端口，以使得所需片选信号选择存期的数据端口的输出数据作为分组密码替换表的输出数据。

所述分组密码替换表的替换表输出数据位宽大于单个存储器数据端口的数据位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得多个存储器级联后形成存放一个分组密码替换表的存储单元；

所述分组密码替换表的输入数据直接从存储单元的地址端口输入，存储单元数据端口的输出数据作为分组密码替换表的输出数据。

本发明的优点：

1)、多种分组密码算法共享查找表单元，有效控制存储开销增长：通过增加存储器并行地址端口、并行数据端口的数量的方式提高了S盒操作的并行度，减少了存储容量需求，从而避免存储单元数量增长。

2)、通过重构配置适配不同分组密码算法S盒操作特征，提高S盒操作吞吐率：根据分组密码替换表的输入数据位宽、输出数据位宽切换S盒结构内存储器的工作模式，充分利用S盒结构中的存储容量和访问端口数量，适配不同分组密码算法的访问并发度需求，从而有效提高了存储器容量和存储器访问端口数据的硬件利用率，在满足不同分组密码算法S盒操作的同时，提高了操作并发度。

附图说明

图1为本发明单个查找表单元的结构示意图。

图2为本发明存储单元内存储器处于独立工作模式的示意图。

图3为本发明存储单元内的存储器处于片选工作模式的示意图。

图4为本发明存储单元内的存储器处于级联工作模式的示意图。

图5为本发明存储单元内的存储器同时处于级联以及片选工作的示意图。

图6为本发明存储单元内存储器处于独立工作模式的一种具体实施示意图。

图7为本发明存储单元内存储器处于级联模式的一种具体实施示意图。

图8为本发明存储单元内存储器处于级联和片选模式的一种具体实施示意图。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图1所示：为了能有效提高运算速度快，能实现多种分组密码，减少存储器数量和电路实现面积，本发明包括若干可配置的查找表单元，每个查找表单元内包括若干存储器以及用于接收配置信息的输入控制电路与输出控制电路；所述存储器具有多个并行地址端口以及多个数据端口，输入控制电路与存储器的并行地址端口连接，输出控制电路与存储器的并行数据端口连接；

输入控制电路、输出控制电路能接收配置信息，并能根据所述配置信息配置查找表单元内存储器间的连接配合状态，以使得配置后的一个或多个存储器能形成用于存储分组密码替换表的存储单元；

所述存储单元的地址位宽不小于所述存储分组密码替换表的输入数据位宽，所述存储单元的数据位宽不小于所述存储分组密码替换表的输出数据位宽，存储单元的并行地址端口数量不小于分组密码替换表的展开轮数且存储单元内存储器的数量不小于每轮替换中并行操作次数，以满足利用所述分组密码替换表执行相应的分组加密时的全展开访问并发度需求。

具体地，S盒电路内一般具有多个查找表单元，可以允许根据不同配置信息执行不同分组密码算法，S盒内查找表单元的总存储容量不小于多个分组密码算法中最大替换表的总容量。一个查找表单元内具有输入控制电路、输出控制电路以及多个多端口存储器，其中，输入控制电路、输出控制电路能接收外部的配置信息，输入控制电路、输出控制电路能根据配置信息能实现对存储器的连接状态进行调节，从而得到所需的存储单元。输入控制电路、输出控制电路可以采用本技术领域常用的实现形式，输入控制电路、输出控制电路根据配置信息实现对存储器连接配合状态的配置过程为本技术领域人员所熟知，此处不再赘述。查找表中的存储器个数p与所支持的分组密码算法中的最大输入数据位宽max{W_in}、最大输出数据位宽max{W_out}有关，当存储器的地址端口的数据位宽、数据端口的数据位宽分别为W_addr和W_data时：

p＝trunc(W_data/max{W_out})/trunc(W_addr/max{W_in})

其中trunc(x)为截断函数，如trunc(2.1)＝2，trunc(2.9)＝2。

存储器的地址端口数量N_port与所支持的分组密码算法中的每轮最大迭代访问S盒次数N_round以及存储器个数有关，具体为

N_port＝ceil(N_round/p)

其中，ceil(x)为取整函数，如ceil(2.1)＝3，ceil(2.9)＝3。

一般地，一个分组密码算法的分组密码替换表具有四个基本技术特征，所述四个基本技术特征分别为：替换表输入数据位宽、替换表输出数据位宽、展开轮数以及每轮替换中并行操作次数。

分组密码一般由多轮迭代完成，每轮迭代称为一个轮函数，每个轮函数中一般都有替换(Substitution)操作，通过S盒(SubstitutionBox)完成。展开轮数最多不超过算法轮数，展开轮数与算法轮数相等称为全展开，展开轮数小于算法轮数称为部分展开。每轮迭代中有多组数据同时进行替换操作，为了提高吞吐率，一般并行执行，此时数据的组数称为每轮替换中的并行操作次数。

对于S盒内配置形成的存储单元，能够构成m组存储器，每组存储器的并行地址端口数为n。对于任意的分组密码算法，每轮迭代中替换并行操作次数为n1，展开轮数为r，则有

m*func(n1/n)≥r

其中，func(x)＝trunc(x)，x≥1，当x小于1时，func(x)＝1。

综上得，当存储单元的地址位宽不小于所述存储分组密码替换表的输入数据位宽，所述存储单元的数据位宽不小于所述存储分组密码替换表的输出数据位宽，存储单元的并行地址端口数量不小于分组密码替换表的展开轮数且存储单元内存储器的数量不小于每轮替换中并行操作次数，以满足利用所述分组密码替换表执行相应的分组加密时的全展开访问并发度需求，即保障S盒电路操作高吞吐率的同时有效控制S盒结构硬件资源开销增长，具有较高的面积效率。

如图2所示，所述分组密码替换表的替换表输入数据位宽不大于单个存储器地址端口的地址位宽且分组密码替换表的替换表输出数据位宽不大于单个存储器数据端口的数据位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得查找表单元内的每个存储器独立存储所述分组密码替换表。

本发明实施例中，单个查找表单元的存储容量不小于分组密码算法中最大的大根分组密码替换表的容量。每个查找表单元内的存储器独立存储分组密码替换表，所述查找表单元内存储器的工作模式定义为独立工作模式。当每个存储器能单独存放一个分组密码替换表时，分组密码替换表的地址数据直接从单个存储器的地址端口输入，单个存储器的数据端口直接输出得到所述分组密码替换表的输出数据。

如图3所示，所述分组密码替换表的替换表输入数据位宽大于单个存储器地址端口的地址位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得多个存储器级联后形成存放一个分组密码替换表的存储单元；

所述单个存储器数地址端口的数据位宽与所述存放分组密码替换表的低位数据输入位宽一致时，将分组密码替换表的低位输入数据从存储单元的地址端口输入，分组密码替换表的高位输入数据作为片选信号选择存储单元内相应存储器的数据端口，以使得所需片选信号选择存期的数据端口的输出数据作为分组密码替换表的输出数据。

本发明实施例中，分组密码替换表的高位输入数据是指分组密码替换表的输入数据除去分组密码替换表低位输入数据后所剩余的位宽。片选信号选定存储单元存储器的数据端口一般可以根据分组密码替换表的输出数据确定，在分组密码替换表确定时，配置信息中的片选信号决定所对应选择的存储器，如对于2位片选信号，00表示选择0号存储器，01表示选择1号存储器，10表示选择2号存储器，11表示选择3号存储器。

如图4所示，所述分组密码替换表的替换表输出数据位宽大于单个存储器数据端口的数据位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得多个存储器级联后形成存放一个分组密码替换表的存储单元；

所述分组密码替换表的输入数据直接从存储单元的地址端口输入，存储单元数据端口的输出数据作为分组密码替换表的输出数据。

本发明实施例中，多个存储器级联后形成存储单元，所述存储单元能存放一个分组密码替换表，所述分组密码替换表的输入数据直接从存储单元的地址端口输入，存储单元的数据端口并行输出的数据作为分组密码替换表的输出数据。一般地，对于n个存储器(所有存储器地址端口的数据位宽相等，所有存储器数据端口的数据位宽相等)级联形成存储单元后，所述存储单元地址端口的地址位宽保持不变(多个存储器共享同一组输入数据)，存储单元数据端口的数据位宽是原来的n倍。

如图5所示，当分组密码替换表的输入数据位宽大于单个存储器地址端口的数据位宽且分组密码替换表的输出数据位宽大于单个存储器数据地址的数据位宽时，多个存储器同时采用级联模式和片选模式工作，具体地，多个存储器级联后形成一个存储单元，所述存储单元内能存放一个分组密码替换表，存储单元数据端口的输出数据并行作为分组密码替换表的输出数据；

此外，多组存储单元组进一步采用片选模式构成存储组，通过所述存储组存放分组密码替换表，所述存储组内的分组密码替换表的低位输入数据(所述低位输入数据位宽与单个存储器地址位宽一致)从存储组的地址端口输入，分组密码替换表的高位输入数据(所述高位输入数据是指分组密码替换表输入数据除去低位输入数据后所剩余的位宽)作为片选信号决定相应存储组的输出数据为分组密码替换表的输出数据。本发明实施例中，片选信号选定存储组的过程与上述片选信号选定存储器的过程类似，具体可以参考上述说明，此处不再赘述。

以S盒内具有4个查找表单元为例进行进一步地说明，每个查找表单元包含4个存储器，每个存储器具有16个并行地址端口以及16个并行数据端口，地址端口的数据位宽和数据端口的数据位宽均为8比特。以S盒支持AES、KASUMI和CAST128这三种替换表结构差异较大的分组加密算法为例，进行详细的说明。

具体地，AES加密算法只有1个分组密码替换表，分组密码替换表的输入数据位宽、输出数据位宽均为8比特，加密轮数为10，每轮加密并行访问替换表16次。

如图6所示，利用所述S盒执行AES加密算法加密时，每个查找表单元的4个存储器都采用独立模式工作，每个存储器都存放1张相同的分组密码替换表，各个分组密码替换表的地址数据从各个存储器地址端口输入，从存储器地址端口输入地址对应的存储数据作为各个每个分组密码替换表的输出数据，并从各个存储器的数据端口输出；通过对存储器的16个并行地址端口的并行访问实现每轮加密过程中并行访问替换表16次；通过同时访问10个存储器实现加密轮数10轮的展开，则S盒的吞吐率为每周期1280(8*16*10)位。

对于KASUMI加密算法，所述KASUMI加密算法有2个替换表，分组密码替换表的输入数据的数据位宽、分组密码替换表输出数据的数据位宽分别均为9比特、7位比特，加密轮数为8，每轮加密并行访问替换表1次。

如图7所示，利用所述S盒执行KASUMI加密算法加密时，其中3个查找表单元的存储器同时采用片选模式和级联模式工作，每个查找表单元下的4个存储器级联存放1张输入数据位宽和输出数据位宽均为9比特的相同分组密码替换表，每2个存储器采用级联模式构成一个半存储单元，2个这样的半存储单元又采用片选模式构成一个完整的存储单元，半存储单元下的2个存储器的并行输出数据为分组密码替换表的输出数据，分组密码替换表的低8位输入数据从4个存储器地址端口输入，分组密码替换表的高1位输入数据作为片选信号选择其中一个半存储单元的输出数据为分组密码替换表的输出数据；剩下的1个查找表单元的存储器采用独立模式，每个存储器存放1张输入数据位宽、输出数据位宽均为7比特的分组密码替换表，与AES加密算法类似；通过对存储器16个并行地址端口的并行访问实现加密轮数8轮的展开，则S盒的吞吐率为每周期768(9*3*16+7*3*16)位。

对于CAST128加密算法，所述CAST128加密算法有8个分组密码替换表(实际加解密过程中只使用4张替换表)，每个分组密码替换表的输入数据、输出数据位宽分别为8比特和32比特，加密轮数为16，每轮加密并行访问替换表1次。

如图8所示，利用所述S盒执行CAST128加密算法加密时，每个查找表单元的4个存储器都采用级联模式工作，4个存储器级联后形成一个存储单元，所述存储单元内存放1张分组密码替换表，4个查找表单元各存放1张各不相同的分组密码替换表；分组密码替换表的输入数据从4个存储器地址端口输入，存储单元下的4个存储器的对应地址的存储数据并行输出作为分组密码替换表的输出数据；通过对存储器16个并行地址端口的并行访问实现加密轮数16轮的展开，则S盒的吞吐率为每周期2048(32*4*16)位。

Claims (4)

1.一种面向分组密码算法并行计算的可重构S盒电路结构，其特征是：包括若干可配置的查找表单元，每个查找表单元内包括若干存储器以及用于接收配置信息的输入控制电路与输出控制电路；所述存储器具有多个并行地址端口以及多个数据端口，输入控制电路与存储器的并行地址端口连接，输出控制电路与存储器的并行数据端口连接；

输入控制电路、输出控制电路能接收配置信息，并能根据所述配置信息配置查找表单元内存储器间的连接配合状态，以使得配置后的一个或多个存储器能形成用于存储分组密码替换表的存储单元；

所述存储单元的地址位宽不小于所述存储分组密码替换表的输入数据位宽，所述存储单元的数据位宽不小于所述存储分组密码替换表的输出数据位宽，存储单元的并行地址端口数量不小于分组密码替换表的展开轮数且存储单元内存储器的数量不小于每轮替换中并行操作次数，以满足利用所述分组密码替换表执行相应的分组加密时的全展开访问并发度需求。

2.根据权利要求1所述的面向分组密码算法并行计算的可重构S盒电路结构，其特征是：所述分组密码替换表的替换表输入数据位宽不大于单个存储器地址端口的地址位宽且分组密码替换表的替换表输出数据位宽不大于单个存储器数据端口的数据位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得查找表单元内的每个存储器独立存储所述分组密码替换表。

3.根据权利要求1所述的面向分组密码算法并行计算的可重构S盒电路结构，其特征是：所述分组密码替换表的替换表输入数据位宽大于单个存储器地址端口的地址位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得多个存储器级联后形成存放一个分组密码替换表的存储单元；

所述单个存储器数地址端口的数据位宽与所述存放分组密码替换表的低位数据输入位宽一致时，将分组密码替换表的低位输入数据从存储单元的地址端口输入，分组密码替换表的高位输入数据作为片选信号选择存储单元内相应存储器的数据端口，以使得所需片选信号选择存期的数据端口的输出数据作为分组密码替换表的输出数据。

4.根据权利要求1所述的面向分组密码算法并行计算的可重构S盒电路结构，其特征是：所述分组密码替换表的替换表输出数据位宽大于单个存储器数据端口的数据位宽时，所述配置信息通过对输入控制电路、输出控制电路进行配置，以使得多个存储器级联后形成存放一个分组密码替换表的存储单元；

所述分组密码替换表的输入数据直接从存储单元的地址端口输入，存储单元数据端口的输出数据作为分组密码替换表的输出数据。