CN204390237U - 一种基于pci-e总线技术的加解密卡 - Google Patents

Abstract

本实用新型公开了一种基于PCI-E总线技术的加解密卡，属于保护计算机或计算机系统的安全装置领域，包括FPGA处理芯片和一片以上的并行专用加解密算法芯片，其中：FPGA处理芯片适用于配置加解密卡和控制数据处理；加解密卡与主机的数据交换基于PCI-E总线技术。本实用新型主要用于数据加解密处理，利用FPGA芯片和多片并行专用加解密算法芯片提高加解密卡的性能，利用PCI-E接口大幅度提高加解密卡与主机的数据通信速度，使得整机的加解密速度得到较大的提升，适用于需要大量加解密的设备。

Description

一种基于PCI-E总线技术的加解密卡

技术领域

本实用新型涉及保护计算机或计算机系统的安全装置技术领域，具体涉及一种基于PCI-E总线技术的加解密卡。

背景技术

随着科技不断发展和信息的迅速传播，现有加解密卡主要采用PCI的总线连接方式。PCI的英文全称为Peripheral  Component Interconnect，即外部设备互联总线，是于1993年推出的PC局部总线标准。传输带宽最高仅为133MB/s(33MHZ X 32bit/8)，远远无法满足现阶段大数据量交换的需求，因此，2001年的春季，英特尔公司就提出了要用新一代的技术取代PCI总线和多种芯片的内部连接，并称之为第三代I/O总线技术。随后在2001年底，包括Intel、AMD、DELL、IBM在内的20多家业界主导公司开始起草新技术的规范，并在2002年完成，对其正式命名为PCI Express。它采用了目前业内流行的点对点串行连接，比起PCI以及更早期的计算机总线的共享并行架构，每个设备都有自己的专用连接，不需要向整个总线请求带宽，而且可以把数据传输率提高到一个很高的频率，达到PCI所不能提供的高带宽。

 PCI Express总线是一种完全不同于过去PCI总线的一种全新总线规范，与PCI总线共享并行架构相比，PCI Express总线是一种点对点串行连接的设备连接方式，点对点意味着每一个PCI Express设备都拥有自己独立的数据连接，各个设备之间并发的数据传输互不影响，而对于过去PCI那种共享总线方式，PCI总线上只能有一个设备进行通信，一旦PCI总线上挂接的设备增多，每个设备的实际传输速率就会下降，性能得不到保证。PCI Express以点对点的方式处理通信，每个设备在要求传输数据的时候各自建立自己的传输通道，对于其他设备这个通道是封闭的，这样的操作保证了通道的专有性，避免其他设备的干扰。

在传输速率方面，PCI Express总线利用串行的连接特点将能轻松将数据传输速度提到一个很高的频率，达到远超出PCI总线的传输速率。PCI Express的接口根据总线位宽不同而有所差异，包括x1、x4、x8以及x16(x2模式将用于内部接口而非插槽模式），其中X1的传输速度为250MB/s，而X16就是等于16倍于X1的速度，即是4GB/s。与此同时，PCI Express总线支持双向传输模式，还可以运行全双工模式，它的双单工连接能提供更高的传输速率和质量，它们之间的差异跟半双工和全双工类似。因此连接的每个装置都可以使用最大带宽，PCI Express接口设备将有着比PCI设备优越的多的资源可用。

实用新型内容

鉴于上述问题，提出了本实用新型以便提供一种克服上述问题或者至少部分地解决上述问题的基于PCI-E总线技术的加解密卡，利用PCI-E接口大幅度提高加解密卡与主机的数据通信速度，使得整机的加解密速度得到较大的提升，适用于需要大量加解密的设备。

依据本实用新型的一个方面，提供了一种基于PCI-E总线技术的加解密卡，包括FPGA处理芯片和一片以上的并行专用加解密算法芯片PCI-E单元，其中：

所述FPGA处理芯片适用于配置加解密卡和控制数据处理；

所述加解密卡与主机的数据交换基于PCI-E总线技术。

进一步地，还包括配置程序存储单元Flash芯片，适用于配置所述加解密卡的所述FPGA处理芯片和所述专用加解密算法芯片的通信方式和/或算法选择。

进一步地，所述PCI-E单元包括PCI-E接口模块和PCI-E接口控制芯片，所述PCI-E接口模块适用于所述加解密卡和主机间的数据传输，所述PCI-E接口控制芯片适用于控制所述PCI-E接口模块的数据通信，为所述FPGA处理芯片提供主机的请求数据。 

进一步地，还包括随机数发生单元，所述随机数发生单元与所述FPGA处理芯片相连接，适用于产生真随机数。

进一步地，还包括存储单元，其与所述FPGA处理芯片相连接，适用于存储所述加解密卡处理前后的缓存数据。

进一步的，所述缓存数据包括原始请求数据、所述FPGA处理芯片处理的运行缓存数据和加解密完毕数据。

进一步的，所述专用加解密算法芯片适用于对数据的加解密运算，与所述FPGA处理芯片相连接，接收所述FPGA处理芯片发送的请求数据并向所述FPGA处理芯片发送加解密完毕数据。

进一步的，所述专用加解密算法芯片为4片并行的专用加解密算法芯片。

进一步的，还包括电源管理模块，适用于对所述加解密卡的芯片提供并且管理控制电流输出和信号负载电流。

进一步的，所述FPGA处理芯片内置防火墙，适用于杜绝驱动程序和外部程序的恶意访问。

本实用新型具有以下有益效果：本实用新型提供了一种基于PCI-E总线技术的加解密卡，利用FPGA芯片和多片并行专用加解密算法芯片提高加解密卡的性能，采用电源管理模块来控制负载信号的电流噪声。利用PCI-E接口大幅度提高加解密卡与主机的数据通信速度，使得整机的加解密速度得到较大的提升，适用于需要大量加解密的设备。

上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，而可依照说明书的内容予以实施，并且为了让本实用新型的上述和其它目的、特征和优点能够更明显易懂，以下特举本实用新型的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。说明书附图仅用于示出优选实施方式的目的，而并不认为是对本实用新型的限制。显而易见地，下面描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了根据本实用新型实施例一的基于PCI-E总线技术的加解密卡结构示意图；

图2示出了根据本实用新型实施例二的基于PCI-E总线技术的加解密卡结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

需要说明的是，在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可以理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名词的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”或“包括”为一开放式用语，故应解释成“包含但不限定于”。说明书后续描述为实施本实用新型的较佳实施方式，然所述描述乃以说明书的一般原则为目的，并非用以限定本实用新型的范围。本实用新型的保护范围当视所附权利要求所界定者为准。

为便于对本实用新型实施例的理解，下面将结合附图以具体实施例为例做进一步的解释说明，且各个附图并不构成对本实用新型实施例的限定。

实施例一、基于PCI-E总线技术的加解密卡。

图1为本实用新型实施例一的基于PCI-E总线技术的加解密卡结构示意图，如图1所示，本实用新型实施例包括FPGA处理芯片101、一片以上的专用加解密算法芯片105和PCI-E 单元104，其中：

所述FPGA处理芯片101适用于配置加解密卡和控制数据处理；

所述加解密卡与主机的数据交换基于PCI-E总线技术。

本发明实施例中优选的，还包括配置程序存储单元Flash芯片，适用于配置所述加解密卡的所述FPGA处理芯片101和所述专用加解密算法芯片105的通信方式和/或算法选择。

本发明实施例中优选的，所述PCI-E单元104包括PCI-E接口模块和PCI-E接口控制芯片，所述PCI-E接口模块适用于所述加解密卡和主机间的数据传输，所述PCI-E接口控制芯片适用于控制所述PCI-E接口模块的数据通信，为所述FPGA处理芯片101提供主机的请求数据。

本发明实施例中优选的，还包括随机数发生单元，所述随机数发生单元与所述FPGA处理芯片101相连接，适用于产生真随机数。 

本发明实施例中优选的，还包括存储单元，其与所述FPGA处理芯片101相连接，适用于存储所述加解密卡处理前后的缓存数据。

本发明实施例中优选的，所述缓存数据包括原始请求数据、所述FPGA处理芯片101处理的运行缓存数据和加解密完毕数据。

本发明实施例中优选的，所述专用加解密算法芯片105适用于对数据的加解密运算，与所述FPGA处理芯片101相连接，接收所述FPGA处理芯片101发送的请求数据并向所述FPGA处理芯片101发送加解密完毕数据。

本发明实施例中优选的，所述专用加解密算法芯片104为4片并行的专用加解密算法芯片。 

本发明实施例中优选的，还包括电源管理模块，适用于对所述加解密卡的芯片提供并且管理控制电流输出和信号负载电流。

本发明实施例中优选的，所述FPGA处理芯片104内置防火墙，适用于杜绝驱动程序和外部程序的恶意访问。

实施例二、基于PCI-E总线技术的加解密卡。

图2为本实用新型实施例二的基于PCI-E总线技术的加解密卡结构示意图，如图2所示，包括FPGA处理芯片101、配置程序存储单元Flash芯片102、存储单元103、PCI-E单元104、专用加解密算法芯片105、随机数发生单元107和主机106、电源管理模块（图中未示出）。

在本实用新型实施方式中，加解密卡的FPGA处理芯片101、配置程序存储单元Flash芯片102、PCI-E单元104及存储单元103以FPGA处理芯片101为核心构建成为一个SOC（System On Chip，系统及芯片或片上系统）。

其中，FPGA处理芯片101用于配置加解密卡中的配置程序存储单元Flash芯片102、PCI-E单元104和存储单元103等各个模块。

在本实用新型一种加解密卡的实施方式中，采用FPGA处理芯片101作为处理单元，是整个加解密卡的核心，FPGA处理芯片101具有处理速度快，可重复编程优化等优点，可以处理大量数据，后期还能通过修改处理单元FPGA101程序来对数据处理做进一步的优化，提高加解密卡的性能和可靠性。在本实施方式中，FPGA处理芯片101采用XILINX的SPARTAN系列芯片，通过配置程序可实现大数据量的各模块单元之间的通信控制，并能在FPGA处理芯片101中内置防火墙，杜绝驱动程序和外部程序的不友好访问，大大提高加解密卡的安全性。

配置程序存储单元Flash芯片102用于配置加解密卡的FPGA处理芯片101和专用加解密算法芯片105的通信方式以及算法选择。为了能使FPGA处理芯片101中对数据处理的能力尽可能高和节省FPGA处理芯片101的资源，将加解密时FPGA芯片101和专用加解密算法芯片105内部的通信方式配置和算法选择配置的配置程序存储于所述配置程序存储单元Flash芯片102，需要改变通信方式和选择算法时随时可由FPGA处理芯片101调用。

PCI-E单元104用于加解密卡和主机106之间的通信。在本实用新型实施方式中，PCI-E单元104包括PCI-E接口模块和PCI-E接口控制芯片。其中PCI-E接口模块用于加解密卡和主机106间的数据传输。PCI-E接口控制芯片用于控制PCI-E接口模块的数据通信，主要为FPGA处理芯片101芯片提供主机106的请求数据。

随机数发生单元107与FPGA处理芯片101相连接，用于产生真随机数。

存储单元103用于存储加解密卡处理前后的缓存数据，包括原始请求数据、FPGA处理芯片101处理的运行缓存数据和加解密完毕数据。存储单元103与FPGA处理芯片101相连接，由FPGA处理芯片101内置内存控制模块，对内存进行读写操作。

专用加解密算法芯片104用于对数据的加解密运算。在本发明实施例中采用了4片专用加解密算法芯片104，该芯片内部对加解密算法硬件实现，内置了主流的多种加密算法，具有速度快、稳定性高、安全性高等特点。专用加解密算法芯片104与FPGA处理芯片101相连接，接收FPGA处理芯片101发送的请求数据并向FPGA处理芯片101发送加解密完毕数据。4片专用加解密算法芯片104可同时进行工作，使加解密数据的处理速度可数倍于单片的速度，很好的满足了大量加解密数据的需求。

电源管理模块用于对所有芯片提供并管理控制电流输出和信号负载电流，该模块可以根据需求不同输出不同电压的电流，还可以控制电流大小、以及电流的纯净度，将电流本身的噪声降到最低。在高速的数据传送和交换中，使得电流的噪声对信号的影响大大减少，从而提高了加解密卡的稳定性。

本实用新型公开的一种基于PCI-E总线技术的加解密卡，包括：主控的FPGA处理芯片和多片并行的专用加解密算法芯片、随机数发生单元、存储单元和电源管理模块。所述加解密卡与主机的数据交换基于PCI-E总线技术。本实用新型主要用于数据加解密处理，使加解密卡可以处理大量的加解密数据，适合于大型的加解密服务器等设备或者高负载的加解密设备。

本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本实用新型所必须的。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本实用新型的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (10)

1.一种基于PCI-E总线技术的加解密卡，其特征在于：包括FPGA处理芯片和一片以上的并行专用加解密算法芯片PCI-E单元，其中：

所述FPGA处理芯片适用于配置加解密卡和控制数据处理；

所述加解密卡与主机的数据交换基于PCI-E总线技术。

2.根据权利要求1所述的基于PCI-E总线技术的加解密卡，其特征在于：还包括配置程序存储单元Flash芯片，适用于配置所述加解密卡的所述FPGA处理芯片和所述专用加解密算法芯片的通信方式和/或算法选择。

3.根据权利要求1所述的基于PCI-E总线技术的加解密卡，其特征在于：所述PCI-E单元包括PCI-E接口模块和PCI-E接口控制芯片，所述PCI-E接口模块适用于所述加解密卡和主机间的数据传输，所述PCI-E接口控制芯片适用于控制所述PCI-E接口模块的数据通信，为所述FPGA处理芯片提供主机的请求数据。

4.根据权利要求3所述的基于PCI-E总线技术的加解密卡，其特征在于：还包括随机数发生单元，所述随机数发生单元与所述FPGA处理芯片相连接，适用于产生真随机数。

5.根据权利要求4所述的基于PCI-E总线技术的加解密卡，其特征在于：还包括存储单元，其与所述FPGA处理芯片相连接，适用于存储所述加解密卡处理前后的缓存数据。

6.根据权利要求5所述的基于PCI-E总线技术的加解密卡，其特征在于：所述缓存数据包括原始请求数据、所述FPGA处理芯片处理的运行缓存数据和加解密完毕数据。

7.根据权利要求6所述的基于PCI-E总线技术的加解密卡，其特征在于：所述专用加解密算法芯片适用于对数据的加解密运算，与所述FPGA处理芯片相连接，接收所述FPGA处理芯片发送的请求数据并向所述FPGA处理芯片发送加解密完毕数据。

8.根据权利要求7所述的基于PCI-E总线技术的加解密卡，其特征在于：所述专用加解密算法芯片为4片并行的专用加解密算法芯片。

9.根据权利要求1至8任一所述的基于PCI-E总线技术的加解密卡，其特征在于：还包括电源管理模块，适用于对所述加解密卡的芯片提供并且管理控制电流输出和信号负载电流。

10.根据权利要求1所述的基于PCI-E总线技术的加解密卡，其特征在于：所述FPGA处理芯片内置防火墙，适用于杜绝驱动程序和外部程序的恶意访问。