CN210402052U - 基于安全cpu芯片的串行通信控制器 - Google Patents
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Abstract
本实用新型提供了一种基于安全CPU芯片的串行通信控制器，涉及串行通信控制技术领域，主要解决了现有技术中串行通信数据传输不安全，导致数据丢失、被窃取的技术问题。本实用新型由安全CPU控制器及与安全CPU控制器相连接的电平转换接口模块、串并行转换模块、输入模块、输出模块，还有与所述电平转换接口模块相连接的串行通信模块，电源电路组成。本实用新型对数据进行加解密，保障了传输数据的安全，防止网络攻击使数据丢失、被窃取，具有了实用、方便的优势，还能增加工作速度，提高工作效率。
Description
技术领域
本实用新型涉及串行通信控制技术领域，尤其涉及一种基于安全CPU芯片的串行通信控制器。
背景技术
随着计算机网络化和微机分级分布式应用系统的发展，通信的功能越来越重要。通信是指计算机与外界的信息传输，既包括计算机与计算机之间的传输，也包括计算机与外部设备，如终端、打印机和磁盘等设备之间的传输。在通信领域内，数据通信中按每次传送的数据位数，通信方式可分为：并行通信和串行通信。
串行通信是指计算机主机与外设之间以及主机系统与主机系统之间数据的串行传送。通过数据线，将数据一位一位地依次传输，每一位数据占据一个固定的时间长度。其只需要少数几条线就可以在系统间交换信息，特别适用于计算机与计算机、计算机与外设之间的远距离通信。
虽然串行通信节省了布线，为远距离通信提供了便利，但是其传输方式容易导致数据丢失、泄漏、窃取，引发数据的缺失、不完整性，影响设备和人工后续操作的使用、判断。
实用新型内容
本实用新型其中一个目的是为了提出一种基于安全CPU芯片的串行通信控制器，解决了现有技术中串行通信数据传输不安全，导致数据丢失、被窃取的技术问题。本实用新型优选实施方案中能够达到诸多有益效果，具体见下文阐述。
为实现上述目的，本实用新型提供了以下技术方案：
本实用新型的一种基于安全CPU芯片的串行通信控制器，包括安全CPU 控制器及与安全CPU控制器相连接的电平转换接口模块、串并行转换模块，还有与所述电平转换接口模块相连接的串行通信模块。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：所述安全CPU控制器，用于加解密串行通信中的数据，监控串行通信模块、电平转换接口模块、串并行转换模块运行状态及进程处理；
所述串行通信模块，用于提供串行通信接口，与外部设备相连接，进而采集、传输串行通信数据；
所述电平转换接口模块，用于与外部设备相连接时，进行电平转换；
所述串并行转换模块，采用移位寄存器，用于实现串行通信中传输数据的串并行转换。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：还包括电源电路，为串行通信控制器提供电源。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：所述安全 CPU控制器包括安全CPU芯片、存储模块，安全CPU芯片与存储模块相连接；
所述安全CPU芯片，用于加解密串行通信中的数据，监控串行通信模块、电平转换接口模块、串并行转换模块运行状态及进程处理；
所述存储模块，用于存储串行通信中的数据、加解密的秘钥、操作信息。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：所述安全 CPU芯片，包括处理器核及与处理器核相连接的高速缓存模块、内存控制模块、时钟模块。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：所述处理器核不限于一个处理器核。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：所述处理器核支持MIPS64指令集和LISA64指令集。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：所述高速缓存模块包括每个处理器核的64KB私有一级指令缓存和64KB私有一级数据缓存，所有处理器核共享1MB的二级缓存。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：所述存储模块包括随机存取存储器RAM、只读存储器ROM、闪存存储器FLASH。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：还包括与安全CPU控制器相连接的输入模块，用于输入串行通信控制器的数字和/或模拟数据。
进一步的，为更好地实现本实用新型，特别采用下述设置结构：还包括与安全CPU控制器相连接的输出模块，用于输出串行通信控制器的数字和/或模拟数据。
本实用新型提供的基于安全CPU芯片的串行通信控制器至少具有如下有益技术效果：
本实用新型主要由安全CPU控制器及与安全CPU控制器相连接的电平转换接口模块、串并行转换模块，还有与所述电平转换接口模块相连接的串行通信模块组成。所述安全CPU控制器，采用了安全CPU芯片，用于加解密串行通信中的数据，监控串行通信模块、电平转换接口模块、串并行转换模块、输入模块、输出模块运行状态及进程处理。安全CPU控制器及安全CPU芯片在保障数据稳定传输的情形下，还能对数据进行加解密，为数据传输提供了安全可靠的保障壁垒，使数据不易被窃取、丢失，提高了数据传输的速度和安全。
所述电平转换接口，用于与多种外部设备相连接时，进行电平转换，使本实用新型与其他设备进行安全、可靠、兼容的连接。所述串并行转换模块，采用移位寄存器，为传输中的数据进行了串并行的转换，具有快捷、实用的特点。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型的整体结构示意图。
图中1-安全CPU控制器，2-电平转换接口模块，3-串行通信模块，4-串并行转换模块，5-输入模块，6-输出模块，7-电源电路；11-安全CPU芯片，12- 存储模块。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将对本实用新型的技术方案进行详细的描述。显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本实用新型所保护的范围。
本实用新型是一种基于安全CPU芯片的串行通信控制器，由安全CPU控制器1及与安全CPU控制器1相连接的电平转换接口模块2、串并行转换模块 4、输入模块5、输出模块6，还有与所述电平转换接口模块2相连接的串行通信模块3，电源电路7组成。所述电源电路7为串行通信控制器提供电源。
所述安全CPU控制器1包括安全CPU芯片11、存储模块12，安全CPU 芯片11与存储模块12相连接。
所述安全CPU控制器1和安全CPU芯片11，用于加解密串行通信中的数据，监控串行通信模块3、电平转换接口模块2、串并行转换模块4、输入模块 5、输出模块6运行状态及进程处理。所述安全CPU控制器1和安全CPU芯片 11保障了本实用新型数据的安全传输，也防止了对本实用新型进行网络攻击，减少了数据被窃取、盗取、滥用的影响，提高了传输数据的性能。
所述存储模块12，用于存储串行通信中的数据、加解密的秘钥、操作信息。所述存储模块12包括随机存取存储器RAM、只读存储器ROM、闪存存储器 FLASH。
所述安全CPU芯片11，包括处理器核及与处理器核相连接的高速缓存模块、内存控制模块、时钟模块。所述安全CPU芯片可采用龙芯芯片，也可采用其他芯片。
所述处理器核不限于一个处理器核，支持MIPS64指令集和LISA64指令集。多处理器核有效地降低了安全CPU芯片工作中的功耗，处理工作速度快，提高了效率。
所述高速缓存模块包括每个处理器核的64KB私有一级指令缓存和64KB 私有一级数据缓存，所有处理器核共享1MB的二级缓存。其命中率较高，为安全CPU芯片提高了工作效率。
所述内存控制模块采用DDR2和/或DDR3控制器。DDR是一种继SDRAM 后产生的内存技术，DDR，英文原意为“DoubleDataRate”，就是双数据传输模式。我们日常所使用的SDRAM都是“单数据传输模式”，这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操作(读或写)，而DDR 则引用了一种新的设计，其在一个内存时钟周期中，在方波上升沿时进行一次操作，在方波的下降沿时也做一次操作，之所以在一个时钟周期中，DDR则可以完成SDRAM两个周期才能完成的任务，所以理论上同速率的DDR内存与SDR内存相比，性能要超出一倍。因此，DDR2或DDR3具有更高的外部数据传输率，更先进的地址/命令与控制总线的拓朴架构，在保证性能的同时将能耗进一步降低。
所述时钟模块的频率为1GHz，则使本实用新型传输数据的速度快，效率高。
所述串行通信模块3，用于提供串行通信接口，与外部设备相连接，进而采集、传输串行通信数据。例如：串行通信模块3可为RS-232、RS-422、RS-485 接口。
所述电平转换接口模块2，用于与外部设备相连接时，进行电平转换，为各种串行通信接口进行了电平调和，更融洽、吻合的传输数据。
所述串并行转换模块4，采用移位寄存器，用于实现串行通信中传输数据的串并行转换。因此，能同时满足串行通信设备和并行通信设备的数据传输，具有串行通信和并行通信的两种特点，减少了单一传输数据带来的麻烦。
所述输入模块5，用于输入串行通信控制器的数字和/或模拟数据。
所述输出模块6，用于输出串行通信控制器的数字和/或模拟数据。
以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种基于安全CPU芯片的串行通信控制器，其特征在于，包括安全CPU控制器及与安全CPU控制器相连接的电平转换接口模块、串并行转换模块，还有与所述电平转换接口模块相连接的串行通信模块；
所述安全CPU控制器，用于加解密串行通信中的数据，监控串行通信模块、电平转换接口模块、串并行转换模块运行状态及进程处理；
所述串行通信模块，用于提供串行通信接口，与外部设备相连接，进而采集、传输串行通信数据；
所述电平转换接口模块，用于与外部设备相连接时，进行电平转换；
所述串并行转换模块，采用移位寄存器，用于实现串行通信中传输数据的串并行转换。
2.根据权利要求1所述的串行通信控制器，其特征在于，还包括电源电路，为串行通信控制器提供电源。
3.根据权利要求1所述的串行通信控制器，其特征在于，所述安全CPU控制器包括安全CPU芯片、存储模块，安全CPU芯片与存储模块相连接；
所述安全CPU芯片，用于加解密串行通信中的数据，监控串行通信模块、电平转换接口模块、串并行转换模块运行状态及进程处理；
所述存储模块，用于存储串行通信中的数据、加解密的秘钥、操作信息。
4.根据权利要求3所述的串行通信控制器，其特征在于，所述安全CPU芯片，包括处理器核及与处理器核相连接的高速缓存模块、内存控制模块、时钟模块。
5.根据权利要求4所述的串行通信控制器，其特征在于，所述处理器核不限于一个处理器核。
6.根据权利要求5所述的串行通信控制器，其特征在于，所述处理器核支持MIPS64指令集和LISA64指令集。
7.根据权利要求4所述的串行通信控制器，其特征在于，所述高速缓存模块包括每个处理器核的64KB私有一级指令缓存和64KB私有一级数据缓存，所有处理器核共享1MB的二级缓存。
8.根据权利要求3所述的串行通信控制器，其特征在于，所述存储模块包括随机存取存储器RAM、只读存储器ROM、闪存存储器FLASH。
9.根据权利要求1所述的串行通信控制器，其特征在于，还包括与安全CPU控制器相连接的输入模块，用于输入串行通信控制器的数字和/或模拟数据。
10.根据权利要求1所述的串行通信控制器，其特征在于，还包括与安全CPU控制器相连接的输出模块，用于输出串行通信控制器的数字和/或模拟数据。
Priority Applications (1)
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| CN201921067021.XU CN210402052U (zh) | 2019-07-09 | 2019-07-09 | 基于安全cpu芯片的串行通信控制器 |
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Cited By (1)
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| CN110231794A (zh) * | 2019-07-09 | 2019-09-13 | 四川米众网络科技股份有限公司 | 基于安全cpu芯片的串行通信控制器 |
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2019
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